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CP3CN23
3.0 设备 overview
这 cp3cn23 connectivity 处理器 是 一个 完全 微观的-
计算机 和 所有 系统 timing, 中断 逻辑, 程序
记忆, 数据 记忆, 和 i/o 端口 包含 在-碎片, mak-
ing 它 好-suited 至 一个 宽 范围 的 embedded 产品.
这 块 图解 在 页 1 显示 这 主要的 在-碎片 com-
ponents 的 这 cp3cn23 设备.
3.1 cr16c cpu 核心
这 cp3cn23 设备 实现 这 cr16c cpu 核心
单元. 这 高 效能 的 这 cpu 核心 结果 从
这 implementation 的 一个 pipelined architecture 和 一个 二-
字节-每-循环 pipelined 系统 总线. 作 一个 结果, 这 cpu
能 支持 一个 顶峰 执行 比率 的 一个 操作指南 每
时钟 循环.
为 更多 信息, 请 谈及 至 这 cr16c 程序-
mer’s 涉及 手工的 (文档 号码 424521772-
101, 这个 将 是 下载 从 国家的’s 网 站点 在
http://www.国家的.com).
3.2 记忆
这 cp3cn23 设备 支持 一个 uniform 直线的 地址
空间 的 向上 至 16 megabytes. 三 类型 的 在-碎片 mem-
ory occupy 明确的 regions 在里面 这个 地址 空间, along
和 任何 外部 记忆:
256k 字节 的 flash 程序 记忆
8k 字节 的 flash 数据 记忆
32k 字节 的 静态的 内存
向上 至 12m 字节 的 外部 记忆 (144-管脚 设备)
这 256k 字节 的 flash 程序 记忆 是 使用 至 store
这 应用 程序 和 real-时间 运行 系统.
这 flash 记忆 有 安全 特性 至 阻止 uninten-
tional 程序编制 和 至 阻止 unauthorized 进入 至
这 程序 代号. 这个 记忆 能 是 编写程序 和
一个 外部 程序编制 单位 或者 和 这 设备 安装 在
这 应用 system (在-系统 程序编制).
这 8k 字节 的 flash 数据 记忆 是 使用 为 非-vola-
tile 存储 的 数据 entered 用这 终止-用户, 此类 作 config-
uration settings.
这 32k 字节 的 静态的 内存 是 使用 为 temporary 存储
的 数据 和 为 这 程序 堆栈 和 中断 堆栈. 读
和 写 行动 能 是 字节-宽 或者 文字-宽, de-
pending 在 这 操作指南 executed 用 这 cpu.
向上 至 12m 字节 的 外部 记忆 能 是 增加 在 一个
外部 总线. 这 外部 总线 是 仅有的 有 在 设备
在 144-管脚 包装.
为 flash 程序 和 数据 记忆, 这 设备 内部
发生 这 需要 电压 为 程序编制. 非 ad-
ditional 电源 供应 是 必需的.
3.3 输入/输出 端口
这 设备 有 向上 至 50 软件-configurable i/o 管脚, 或者-
ganized 在 七 ports called 端口 b, 端口 c, 端口 e, 端口
g, 端口 h, 端口 i, 和 端口 j. 各自 管脚 能 是 配置 至
运作 作 一个 一般-目的 输入 或者 一般-目的 输出-
放. 在 增加, 许多 i/o 管脚 能 是 配置 至 运作
作 输入 或者 输出 为 在-碎片 附带的 modules 此类 作
这 uart, 计时器, 或者 microwire/spi 接口.
这 i/o 管脚 特性 是 全部地 可编程序的. 各自 管脚
能 是 配置 至 运作 作 一个 触发-状态 输出, 推-
拉 输出, 弱 拉-向上 输入, 或者 高-阻抗 input.
3.4 总线 接口 单位
这 总线 接口 单位 (biu) 控制 进入 至 内部的/ex-
ternal 记忆 和 i/o. 它 确定 这 配置 param-
eters 为 总线 进入 (此类 作 这 号码 的 wait states 为
记忆 进入) 和 issues 这 适合的 总线 信号 为
各自 要求 进入.
这 biu 使用 一个 设置 的 控制 寄存器 至 决定 如何
许多 wait states 和 支撑 states 是 使用 当 accessing
flash 程序 记忆 和 这 i/o 范围. 在 开始-向上, 这
配置 寄存器 是 设置 为 slowest 可能 记忆
进入. 至 达到 fastest 可能 程序 执行, ap-
propriate 值 必须 是 编写程序. 这些 settings 相异
和 这 时钟 频率 和 这类型 的 止-碎片 设备 是-
ing accessed.
3.5 中断 控制 单位 (icu)
这 icu receives 中断 requests 从 内部的 和 exter-
nal 来源 和 发生 中断 至 这 cpu. 一个 inter-
rupt 是 一个 事件 那 temporarily stops 这 正常的 流动 的
程序 执行 和 导致 一个 独立的 中断 handler
至 是 executed. 之后 这 interrupt 是 serviced, cpu execu-
tion 持续 和 这 next 在构造 在 这 程序 fol-
lowing 这 要点 的 中断.
中断 从 这 计时器, uarts, microwire/spi 接口,
和 multi-输入 wake-向上, 是 所有 maskable 中断; 它们
能 是 使能 或者 无能 用 软件. 那里 是 47
maskable 中断, assigned 至 47 直线的 priority 水平.
这 最高的-priority 中断 是 这 非-maskable 中断
(nmi
), 这个 是 发生 用 一个 信号 received 在 这 nmi
输入 管脚.
3.6 multi-输入 wake-向上
这 二 multi-输入 wake-向上 (miwu) modules 能 是 使用
为 二 目的: 至 提供 输入 为 waking 向上 (exiting)
从 这 halt, 空闲, 或者 电源 保存 模式, 和 至 提供 gen-
eral-目的 边缘-triggered maskable 中断 至 这 lev-
el-敏感的 中断 控制 单位 (icu) 输入. 各自 16-
频道 单元 发生 四 可编程序的 中断 至
这 icu, 为 一个 总的 的 8 icu 输入 发生 从 32 miwu
输入. 途径 能 是 individually 使能 或者 无能,
和 编写程序 至 respond 至 积极的 或者 负的 edges.
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