初步的 技术的 数据
WM8750L
w
ptd rev 2.0 六月 2003
13
信号 定时 (所需的)东西
系统 时钟 定时
MCLK
t
MCLKL
t
MCLKH
t
MCLKY
图示 1 系统 时钟 定时 (所需的)东西
测试 情况
CLKDIV2=0
, dcvdd =1.42v,DBVDD=3.3v,dgnd = 0v, t
一个
= +25
o
c, 从动装置 模式 fs =48khz,mclk = 384fs, 24-位 数据,
除非 否则 陈述.
参数 标识 最小值 典型值 最大值 单位
系统 时钟 定时 信息
mclk 系统 时钟 脉冲波 宽度 高
T
MCLKL
21 ns
mclk 系统 时钟 脉冲波 宽度 低
T
MCLKH
21 ns
mclk 系统 时钟 循环 时间
T
MCLKY
54 ns
mclk 职责 循环
T
MCLKDS
60:40 40:60
测试 情况
CLKDIV2=1
, dcvdd =1.42v,DBVDD=3.3v,dgnd = 0v, t
一个
= +25
o
c, 从动装置 模式 fs =48khz,mclk = 384fs, 24-位 数据,
除非 否则 陈述.
参数 标识 最小值 典型值 最大值 单位
系统 时钟 定时 信息
mclk 系统 时钟 脉冲波 宽度 高
T
MCLKL
10 ns
mclk 系统 时钟 脉冲波 宽度 低
T
MCLKH
10 ns
mclk 系统 时钟 循环 时间
T
MCLKY
27 ns
音频的 接口 定时 – 主控 模式
BCLK
(输出)
ADCDAT
adclrc/
DACLRC
(输出)
t
DL
DACDAT
t
DDA
t
DHT
t
DST
图示 2 数字的 音频的 数据 定时 – 主控 模式 (看 控制 接口)
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