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128mb: x16 mobile sdram
一般 描述
表格 3: 球 描述
54-球 fbga 标识 类型 描述
F2 CLK 输入
时钟: clk 是 驱动 用 这 系统时钟. 所有 sdram 输入 信号 是
抽样 在 这 积极的 边缘 的 clk.clk 也 increments 这 内部的
burst 计数器 和 controls 这 输出 寄存器.
F3 CKE 输入
时钟 使能: cke activates (高) 一个d deactivates (低) 这 clk 信号.
deactivating 这 时钟 提供precharge 电源-向下 和 自
refresh 运作 (所有 banks 空闲),起作用的 电源-向下 (行 起作用的 在
任何 bank), 深的 电源-向下 (所有banks 空闲), 或者 时钟 suspend
运作 (burst/进入 在 progress).cke 是 同步的 除了 之后 这
设备 enters 电源-向下 和 自refresh 模式, 在哪里 cke 变为
异步的 直到 之后 exiting the 一样 模式. 这输入 缓存区,
包含 clk, 是 无能 在电源-向下 和 自 refresh 模式,
供应 低 备用物品 电源. cke 将 是 系 高.
G9 CS# 输入
碎片 选择: cs# 使能(注册 低) 和 使不能运转 (注册 高)
这 command 解码器. 所有 commands are masked 当 cs# 是 注册
高. cs# 提供 为 外部 bank选择 在 系统 和 多样的
banks. cs# 是 考虑 部分 的 这 command 代号.
f7, f8, f9 cas#, ras#,
WE#
输入
command 输入: cas#, ras#, 和 我们# (along 和 cs#) 定义 这
command 正在 entered.
e8, f1 ldqm,
UDQM
输入
输入/输出 掩饰: dqm 是 抽样 high 和 是 一个 输入 掩饰 信号 为
写 accesses 和 一个 输出 使能 signal 为 读 accesses. 输入 数据 是
masked 在 一个 写 循环. 这 output 缓存区 是 放置 在 一个 高-z
状态 (二-时钟 latency)当 在 一个 读 循环. ldqm corresponds 至
dq0–dq7, udqm corresponds 至dq8–dq15. ldqm 和 udqm 是
考虑 一样 状态 when 关联 作 dqm.
g7, g8 ba0, ba1 输入
bank 地址 输入(s): ba0 和 ba1 定义 至 这个 bank 这 起作用的,
读, 写 或者 precharge command 是正在 应用. 这些 balls 也
选择 在 这 模式 寄存器和 这 扩展 模式 寄存器.
h7, h8, j8, j7, j3, j2, h3,
h2, h1, g3, h9, g2
A0–A11 输入
地址 输入: a0–a11 是 抽样在 这 起作用的 command (行-
地址 a0–a11) 和 读/写 command (column-地址 a0–a7;
和 a10 defining 自动precharge) 至 选择 在e location 输出 的 这
记忆 排列 在 这 各自的bank. a10 是 抽样 在 一个
precharge command 至 决定 如果所有 banks 是 至 是 precharged
(a10 高) 或者 bank 选择 用 ba0, ba1 (低). 这 地址 输入 也
提供 这 运算-代号 在 一个加载 模式 寄存器 command.
a8, b9, b8, c9, c8, d9,
d8, e9, e1, d2, d1, c2,
c1, b2, b1, a2
DQ0–DQ15 i/o
数据 输入/输出: 数据 总线.
e2, g1 NC –
内部 不 连接: 这些 could 是 left unconnected, 但是 它 是
推荐 它们 是 连接 或者 v
SS
. g1 是 一个 非 连接 为 这个 部分
但是 将 是 使用 作 a12 在 future 设计.
a7, b3, c7, d3 V
DD
Q 供应
dq 电源: 提供 分开的 电源 至 dqs 为 improved 噪音 免除.
a3, b7, c3, d7 V
SS
Q 供应
dq 地面: 提供 分开的 地面 至 dqs 为 改进 噪音 免除.
a9, e7, j9 V
DD
供应
核心 电源 供应.
a1, e3, j1 V
SS
供应
地面.
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