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表格 1. 管脚 描述 (持续)
13
s_wr
串行
输入
串行 加载 使能 输入. 当 s_wr 是 “low”, sdata 能 是 serially clocked.
primary 寄存器 数据 是 transferred 至 这 secondary 寄存器 在 s_wr 或者 hop_wr
rising 边缘.
D
4
并行的
输入
并行的 数据 总线 bit4.
M
4
直接
输入
m 计数器 bit4.
14
Sdata
串行
输入
二进制的 串行 数据 输入. 输入 数据 entered msb 第一.
D
5
并行的
输入
并行的 数据 总线 bit5.
M
5
直接
输入
m 计数器 bit5.
15
Sclk
串行
输入
串行 时钟 输入. sdata 是 clocked serially 在 这 20-位 primary 寄存器 (e_wr
“low”) 或者 这 8-位 增强 寄存器 (e_wr “high”) 在 这 rising 边缘 的 sclk.
D
6
并行的
输入
并行的 数据 总线 bit6.
M
6
直接
输入
m 计数器 bit6.
16
FSELS
串行
输入
选择 内容 的 primary 寄存器 (fsels=1) 或者 secondary 寄存器 (fsels=0) 为
程序编制 的 内部的 counters 当 在 串行 接口 模式.
D
7
并行的
输入
并行的 数据 总线 bit7 (msb).
前_en
直接
输入
预分频器 使能, 起作用的 “low”. 当 “high”, f
在
bypasses 这 预分频器.
17
地
所有
地面.
18
FSELP
并行的
输入
选择 内容 的 primary 寄存器 (fselp=1) 或者 secondary 寄存器 (fselp=0) 为
程序编制 的 内部的 counters 当 在 并行的 接口 模式.
A0
直接
输入
一个 计数器 bit0 (lsb).
19
e_wr
串行
输入
Enhancement 寄存器 写 使能. 当 e_wr 是 “high”, sdata c一个 是 serially
clocked 在 这 增强 寄存器 在 这 rising 边缘 的 sclk.
并行的
输入
Enhancement 寄存器 写. d[7:0] 是 latched 在 这 增强 寄存器 在 这
rising 边缘 的 e_wr.
一个
1
直接
输入
一个 计数器 bit1.
20
m2_wr
并行的
输入
m2 写. d[3:0] 是 latched 在 这 primary 寄存器 (r[5:4], m[8:7]) 在 这 rising
边缘 的 m2_wr.
一个
2
直接
输入
一个 计数器 bit2.
21
Smode
串行, 并行的
输入
选择 串行 总线 接口 模式 (
Bmode
=0, smode=1) 或者 并行的 interf交流e 模式
(
Bmode
=0, smode=0).
一个
3
直接
输入
一个 计数器 bit3 (msb).
22
Bmode
所有
输入
选择 直接 接口 模式 (
Bmode
=1).
23
V
DD
所有
(便条 1)
一样 作 管脚 1.
24
m1_wr
并行的
输入
m1 写. d[7:0] 是 latched 在 这 primary 寄存器 (
前_en
, m[6:0]) 在 这 rising
边缘 的 m1_wr.
25
一个_wr
并行的
输入
一个 写. d[7:0] 是 latched 在 这 primary 寄存器 (r[3:0], a[3:0]) 在 这 rising 边缘
的 一个_wr.
26
hop_wr
串行, 并行的
输入
hop 写. 这 内容 的 这 primary 寄存器 是 latched 在 这 secondary
寄存器 在 这 rising 边缘 的 hop_wr.
27
F
在
所有
输入
预分频器 输入 从 这 vco. 2.2 ghz 最大值 频率.
28
F
在
所有
输入
预分频器 complementary 输入. 一个 绕过 电容 在 序列 和 一个 51
Ω
电阻
应当 是 放置 作 关闭 作 可能 至 这个 管脚 和 是 连接 直接地 至 这
地面 平面.
29
地
所有
地面.
管脚 非. 管脚 名字 接口 模式 类型 描述
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