产品 规格
PE3236
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文档 非. 70-0026-03
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ultracmos™ rfic 解决方案
表格 6. 交流 特性:
V
DD
= 3.0 v, -40° c < t
一个
< 85° c, 除非 否则 指定
便条 1:
fclk 是 核实 在 这 函数的 模式 测试. 串行 程序编制 sections 的 这 函数的 模式 是 clocked 在 10 mhz 至 核实 fclk
明确的ation.
便条 2:
cmos 逻辑 水平 能 是 使用 至 drive 这 涉及 输入 如果 直流 结合. 电压 输入 needs 至 是 一个 最小 的 0.5 vp-p.为 最佳的
阶段 噪音 效能, 这 涉及 输入 下落 边缘 比率 应当 是 faster 比 80mv/ns.
便条 3:
参数 是 有保证的 通过 描绘 仅有的 和 是 不 测试.
标识 参数 情况 最小值 最大值 单位
控制 接口 和 latches (看 计算数量 4, 5, 6)
f
Clk
串行 数据 时钟 频率 (便条 1) 10 MHz
t
ClkH
串行 c锁 高 时间 30 ns
t
ClkL
串行 时钟 低 时间 30 ns
t
DSU
sdata 设置-向上 时间 至 sclk rising 边缘, d[7:0] 设置-向上 时间 至
m1_wr, m2_wr, 一个_wr rising 边缘
10 ns
t
DHLD
sdata 支撑 时间 之后 sclk rising 边缘, d[7:0] 支撑 时间 至
m1_wr, m2_wr, 一个_wr, e_wr rising 边缘
10 ns
t
PW
s_wr, m1_wr, m2_wr, 一个_wr, e_wr 脉冲波 宽度 30 ns
t
CWR
sclk rising 边缘 至 s_wr rising 边缘. s_wr, m1_wr,
m2_wr, 一个_wr 下落 边缘 至 hop_wr rising 边缘
30 ns
t
CE
sclk 下落 边缘 至 e_wr 转变 30 ns
t
WRC
s_wr 下落 边缘 至 sclk rising 边缘. hop_wr 下落
边缘 至 s_wr, m1_wr, m2_wr, 一个_wr rising 边缘
30 ns
t
EC
e_wr 转变 至 sclk rising 边缘 30 ns
主要的 分隔物 (包含 预分频器)
F
在
运行 频率 200 2200 MHz
P
Fin
输入 水平的 范围 外部 交流 连接 -5 5 dBm
主要的 分隔物 (预分频器 绕过)
F
在
运行 频率 20 220 MHz
P
Fin
输入 水平的 范围 外部 交流 连接 -5 5 dBm
涉及 分隔物
f
r
运行 频率 (便条 3) 100 MHz
P
fr
涉及 输入 电源 (便条 2) 单独的 结束 输入 -2 dBm
Phase 探测器
f
c
comparison 频率 (便条 3) 20 MHz
ssb 阶段 噪音 (f
在
= 1.3 ghz, f
r
= 10 mhz, f
c
= 1.25 mhz, lbw = 70 khz, v
DD
= 3.0 v, 温度 = -40° c
)
100 hz offset -75 dbc/hz
1 khz 补偿 -85 dbc/hz
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