LTC2284
17
2284f
LTC2284
2284 f14
OV
DD
V
DD
V
DD
0.1
µ
F
43
Ω
典型
数据
输出
OGND
OV
DD
0.5v
至 3.6v
PREDRIVER
逻辑
数据
从
获得
OE
APPLICATIO s i 为 ATIO
WUU
U
数字的 输出 缓存区
图示 14 显示 一个 相等的 电路 为 一个 单独的 输出
缓存区. 各自 缓存区 是 powered 用 ov
DD
和 ognd, iso-
lated 从 这 模数转换器 电源 和 地面. 这 额外的
n-频道 晶体管 在 这 输出 驱动器 准许 运作
向下 至 低 电压. 这 内部的 电阻 在 序列 和
这 输出 制造 这 输出 呈现 作 50
Ω
至 外部
电路系统 和 将 eliminate 这 需要 为 外部 damping
电阻器.
作 和 所有 高 速/高 决议 转换器, 这
数字的 输出 加载 能 影响 这 效能. 这
数字的 输出 的 这 ltc2284 应当 驱动 一个 minimal
电容的 加载 至 避免 可能 interaction 在 这
数字的 输出 和 敏感的 输入 电路系统. 为 全部 速
运作 这 电容的 加载 应当 是 保持 下面 10pf.
更小的 ov
DD
电压 将 也 帮助 减少 干扰
从 这 数字的 输出.
图示 14. 数字的 输出 缓存区
architecture 的 这个 模数转换器 relies 在 storing 相似物 信号 在
小 valued 电容. 接合面 泄漏 将 释放
这 电容. 这 指定 最小 运行 fre-
quency 为 这 ltc2284 是 1msps.
时钟 职责 循环 stabilizer
一个 optional 时钟 职责 循环 stabilizer 电路 确保 高
效能 甚至 如果 这 输入 时钟 有 一个 非
50% 职责 循环. 使用 这 时钟 职责 循环 stabilizer 是
推荐 为 大多数 产品. 至 使用 这 时钟
职责 循环 stabilizer, 这 模式 管脚 应当 是 连接 至
1/3v
DD
或者 2/3v
DD
使用 外部 电阻器.
这个 电路 使用 这 rising 边缘 的 这 clk 管脚 至 样本
这 相似物 输入. 这 下落 边缘 的 clk 是 ignored 和
这 内部的 下落 边缘 是 发生 用 一个 阶段-锁
循环. 这 输入 时钟 职责 循环 能 相异 从 40% 至 60%
和 这 时钟 职责 循环 stabilizer 将 维持 一个 常量
50% 内部的 职责 循环. 如果 这 时钟 是 转变 止 为 一个
长 时期 的 时间, 这 职责 循环 stabilizer 电路 将
需要 一个 hundred 时钟 循环 为 这 pll 至 锁 面向 这
输入 时钟.
为 产品 在哪里 这 样本 比率 needs 至 是 changed
quickly, 这 时钟 职责 循环 stabilizer 能 是 无能. 如果
这 职责 循环 stabilizer 是 无能, 小心 应当 是 带去
至 制造 这 抽样 时钟 有 一个 50% (
±
5%) 职责 循环.
数字的 输出
表格 1 显示 这 relationship 在 这 相似物 输入
电压, 这 数字的 数据 位, 和 这 overflow 位.
表格 1. 输出 代号 vs 输入 电压
一个
在
+
– 一个
在
–
d13 – d0 d13 – d0
(2v 范围) 的 (补偿 二进制的) (2’s complement)
>+1.000000v 1 11 1111 1111 1111 01 1111 1111 1111
+0.999878v 0 11 1111 1111 1111 01 1111 1111 1111
+0.999756v 0 11 1111 1111 1110 01 1111 1111 1110
+0.000122v 0 10 0000 0000 0001 00 0000 0000 0001
0.000000v 0 10 0000 0000 0000 00 0000 0000 0000
–0.000122v 0 01 1111 1111 1111 11 1111 1111 1111
–0.000244v 0 01 1111 1111 1110 11 1111 1111 1110
–0.999878v 0 00 0000 0000 0001 10 0000 0000 0001
–1.000000v 0 00 0000 0000 0000 10 0000 0000 0000
<–1.000000v 1 00 0000 0000 0000 10 0000 0000 0000
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