ds2762 高-精确 li+ 电池 监控 with alerts
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i/o signaling
这 1-线 总线 需要 strict signaling protocols 至 确保 数据 integrity. 这 四 protocols 使用 用 这 ds2762
是 作 跟随: 这 initialization sequence (重置 脉冲波 followed 用 存在 脉冲波), 写 0, 写 1, 和 读 data.
这 总线 主控 initiates 所有 这些 类型 的 signaling 除了 这 存在 脉冲波.
这 initialization sequence 必需的 至 begin 任何 交流 和 这 ds2762 是 显示 在 图示 18. 一个
存在 脉冲波 下列的 一个 重置 脉冲波 indicates 那 这 ds2762 是 准备好 至 接受 一个 网 地址 command. 这
总线 主控 transmits (tx) 一个 重置 脉冲波 为 t
RSTL
. 这 总线 主控 然后 releases 这 线条 和 变得 在 receive 模式
(rx). 这 1-线 总线 线条 是 然后 牵引的 高 用 这 pullup 电阻. 之后 detecting 这 rising 边缘 在 这 dq 管脚,
这 ds2762 waits 为 t
PDH
和 然后 transmits 这 存在 脉冲波 为 t
PDL
.
图示 18. 1-线 initialization sequence
写-时间 slots
一个 写-时间 slot 是 initiated 当 这 总线 主控 pulls 这 1-线 总线 从 一个 逻辑-高 (inactive) 水平的 至 一个 logic-low
水平的. 那里 是 二 类型 的 写-时间 slots: 写 1 和 写 0. 所有 write-time slots 必须 是 t
SLOT
(60
s 至 120
s)
在 持续时间 和 一个 1
s 最小 恢复 时间, t
REC
, 在 循环. 这 ds2762 样本 这 1-线 总线 线条
在 15
s 和 60
s 之后 这 线条 falls. 如果 这 线条 是 高 当 抽样, 一个 写 1 occurs. 如果 这 线条 是 低 当
抽样, 一个 写 0 occurs (图示 19). 为 这 总线 主控 至 发生 一个 写 1 时间 slot, 这 总线 线条 必须 是
牵引的 低 和 然后 released, 准许 这 线条 至 是 牵引的 高 在里面 15
s 之后 这 开始 的 这 写 时间 slot. 为
这 host 至 发生 一个 写 0 时间 slot, 这 总线 线条 必须 是 牵引的 低 和 使保持 低 为 这 持续时间 的 这 写-
时间 slot.
读-时间 slots
一个 读-时间 slot 是 initiated 当 这 总线 主控 pulls 这 1-线 总线 线条 从 一个 逻辑-高 水平的 至 一个 逻辑-低 level.
这 总线 主控 必须 保持 这 总线 线条 低 为 在 least 1
s 和 然后 释放 它 至 准许 这 ds2762 至 呈现 有效的
数据. 这 总线 主控 能 然后 样本 这 数据 t
RDV
(15
s) 从 这 开始 的 这 读-时间 slot. 用 这 终止 的 这
读-时间 slot, 这 ds2762 releases 这 总线 线条 和 准许 它 至 是 牵引的 高 用 这 外部 pullup 电阻. 所有
读-时间 slots 必须 是 t
SLOT
(60
s 至 120
s) 在 持续时间 和 一个 1
s 最小 恢复 时间, t
REC
, 在 循环.
看 图示 19 为 更多 信息.
t
RSTL
t
PDL
t
RSTH
t
PDH
PACK+
包装-
线条 类型 legend:
总线 主控 起作用的 低 DS2762 起作用的 低
电阻 PULLUP两个都 总线 主控 和
ds2762 起作用的 低
DQ
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