mc145170-2 技术的 数据, rev. 5
10 freescale 半导体
管脚 连接
clk 典型地 switches near 50% 的 v
DD
和 有 一个 施密特-triggered 输入 缓存区. 慢clk 上升 和 下降
时间 是 允许. 看 这 last paragraph 的
D
在
为 更多 信息.
便条
至 保证 恰当的 operati在 的 这 电源-在 重置(por) 电路, 这 clk
管脚 必须 是 使保持 在 这潜在的 的 也 这 v
SS
或者 v
DD
管脚 在 电源
向上. 那 是, 这 clk 输入 应当 不是 floated 或者 toggled 当 这 v
DD
管脚 是 ramping 从 0 至 在 least 2.7v. 如果 控制 的 这 clk 管脚 是 不
实际的 在 电源 向上, 这 在itialization sequence 显示 在图示15
必须 是 使用.
ENB
起作用的-低 使能 输入 (管脚 6)
这个 管脚 是 使用 至 活动 这 serial 接口 至 准许 这 转移的 数据 至/从 这 设备. 当ENB
是 在 一个 inactive 高 状态, shifting 是 inhibited, d
输出
是 强迫 至 这 高-阻抗 状态, 和 这 端口 是
使保持 在 这 initialized 状态. 至转移 数据 至 这 设备,ENB(这个 必须 开始 inactive 高) 是 带去
低, 一个 串行 转移 是 制造 vi一个 din 和 clk, 和 enb 是 带去 后面的高. 这 低-至-高 转变 在
ENBtransfers 数据 至 这 c, n, 或者 r register 取决于 在 这 数据 stream 长度 每表格7.
便条
transitions 在ENB必须 不 是 attempted while clk 是 高. 这个 puts 这
设备 输出 的 同步 和 the 微控制器. resynchronization
occurs 当ENB是 高 和 clk 是 低.
这个 输入 是 也 schmitt-triggered 和 switches near 50% 的 v
DD
, 因此 降低 这 chance 的
加载 erroneous 数据 在 这 registers. 看 这 last paragraph 的 d
在
为 更多 信息.
D
输出
三-状态 串行 data 输出 (管脚 8)
数据 是 transferred 输出 的这 16-1/2-平台 变换 register 通过 dout 在 这 高-至-低 转变 的 clk.
这个 输出 是 一个 非 连接, 除非 使用在 一个 的 这 manners discussed 在下.
dout 可以 是 喂养 后面的 至一个 mcu/mpu 至 执行 一个 wrap-周围 测试的 串行 数据. th是 可以 是 部分
的 一个 系统 审查 安排 在 电源 向上 至 测试 这 在tegrity 的 这 系统's processor, pc 板 查出,
焊盘 joints, 等
这 管脚 可以 是 监控 在 一个 在-线条 qa 测试 在 板 制造.
最终, d
输出
facilitates troubleshooting 一个 system 和 准许 cascading 设备.
3.2 涉及 管脚
OSC
在
/osc
输出
涉及 振荡器 input/输出 (管脚 1, 2)
这些 管脚 表格 一个 涉及振荡器 当 连接 至 terminals 的 一个 外部 并行的-resonant 结晶.
频率-设置 电容 的 appropriate 值 作 推荐 用 这 结晶 供应者 是 连接
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