CY2SSTV855
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零-延迟 缓存区
当 使用 作 一个 零-延迟 缓存区 这 cy2sstv855 将 likely
是 在 一个 nested 时钟 tree application. 为 这些 产品
这 cy2sstv855 提供 一个 差别的 时钟 输入 一双 作 一个 pll
涉及. 这 cy2sstv855 然后 能 锁 面向 这 涉及
和 translate 和 near 零 延迟 至 低-skew 输出. 为
正常的 运作, 这 外部 反馈 差别的 输入,
fbint/c, 是 连接 至 这 反馈 输出, fboutt/c. 用
连接 这 反馈 输出 至 这 反馈 输入 这
传播 延迟 通过 这 设备 是 eliminated. 这 pll
工作 至 排整齐 这 输出 边缘 和 这 输入 涉及 边缘
因此 producing 一个 near 零 延迟. 这 涉及 频率
affects 这 静态的 阶段 补偿 的 这 pll 和 因此 这 相关的
延迟 在 这 输入 和 输出.
当 avdd 是 strapped 低, 这 pll 是 转变 止 和
绕过 为 测试 目的.
管脚 定义
[1, 2]
管脚 名字 i/o 描述
6CLKINTI
真实 时钟 输入
. 低 电压 差别的 真实 时钟 输入.
7CLKINCI
complementary 时钟 输入
. 低 电压 差别的 complementary 时钟 输入.
22 FBINC I
反馈 complementary 时钟 输入
. 差别的 输入 连接 至 fboutc 为
accessing 这 pll.
23 FBINT I
反馈 真实 时钟 输入
. 差别的 输入 连接 至 fboutt 为 accessing 这
pll.
3,12,17,26 yt(0:3) O
真实 时钟 输出
. 差别的 输出.
2,13,16,27 yc(0:3) O
complementary 时钟 输出.
差别的 输出.
19 FBOUTT O
反馈 真实 时钟 输出
. 差别的 输出. connect 至 fbint 为 正常的
运作. 一个 绕过 延迟 电容 在 这个输出 将 控制 输入 涉及/输出
clocks 阶段 relationships.
20 FBOUTC O
反馈 complementary 时钟 输出
. 差别的 输出. 连接 至 fbinc 为
正常的 运作. 一个 绕过 延迟 capacitor 在 这个 输出 将 控制 输入
涉及/输出 clocks阶段 relationships.
24 PWRDWN I
控制 输入 至 转变 设备 在 这 电源-向下 模式
.
4,8,11,18,21,25 VDDQ
2.5v 电源 供应 为 输出 时钟 缓存区
.2.5v 名义上的.
9AVDD
2.5v 电源 供应 为 pll.
2.5v 名义上的.
1,5,14,15,28 地
地面
10 AGND
相似物 地面
.
2.5v 相似物 地面.
函数 表格
输入 输出
PLLAVDD PWRDWN CLKINT CLKINC yt(0:3) yc(0:3) FBOUTT FBOUTC
地 H L
H
L H L H 绕过/止
地 H H L H L H L 绕过/止
2.5v H L H L H L H 在
2.5v H H L H L H L 在
2.5v X < 20 mhz < 20 mhz hi-z hi-z hi-z hi-z 止
注释:
1. pu = 内部的 拉-向上.
2. 一个 绕过 电容 (0.1
µ
f) 应当 是 放置 作 关闭 作 可能 至各自 积极的 电源 管脚 (< 0.2”). 如果 these 绕过 电容 是 不 关闭 至 这 pins 它们的
高 频率 过滤 典型的 将 是 cancelled 用 这 含铅的 电感 的 这 查出.
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