CY28352
文档 #: 38-07371 rev. *c 页 4 的 8
最大 比率
[3]
输入 电压 相关的 至 v
SS
:.............................. V
SS
– 0.3v
输入 电压 相关的 至 vddq 或者 av
DD
:............ V
DD
+ 0.3v
存储 温度: ................................–65
°
c 至 + 150
°
C
运行 温度: .................................... 0
°
c 至 +70
°
C
最大 电源 供应: ................................................3.5v
这个 设备 包含 电路系统 至 保护 这 输入 相反
损坏 预定的 至 高 静态的 电压 或者 electric 地方; 不管怎样,
预防措施 应当 是 带去 至 避免 应用 的 任何
电压 高等级的 比 这 最大 评估 电压 至 这个 电路.
为 恰当的 运作, v
在
和 v
输出
应当 是 constrained 至
这 范围:
V
SS
< (v
在
或者 v
输出
) < v
DD
.
unused 输入 必须 总是 是 系 至 一个 适合的 逻辑
电压 水平的 (也 v
SS
或者 v
DD
).
直流 参数
V
DDA
= v
DDQ
= 2.5v ± 5%, t
一个
= 0°c 至 +70°c
[4]
参数 描述 情况 最小值 典型值 最大值 单位
VIL 输入 低 电压 sdata, sclk 1.0 V
VIH 输入 高 电压 sdata, sclk 2.2 V
VIL 输入 电压 低 clkin, fbin 0.4 V
VIH 输入 电压 高 clkin, fbin 2.1 V
IIN
输入 电流
V
在
= 0v 或者 v
在
= v
DDQ
, clkin,
FBIN
–10 10 µA
IOL 输出 低 电流 V
DDQ
= 2.375v, v
输出
= 1.2v 26 35 毫安
IOH 输出 高 电流 V
DDQ
= 2.375v, v
输出
= 1v –18 –32 毫安
VOL 输出 低 电压 V
DDQ
= 2.375v, i
OL
= 12 毫安 0.6 V
VOH 输出 高 电压 V
DDQ
= 2.375v, i
OH
= –12 毫安 1.7 V
VOUT 输出 电压 摆动
[5]
1.1 V
DDQ
– 0.4 V
VOC 输出 越过 电压
[6]
(v
DDQ
/2) – 0.2 V
DDQ
/2 (v
DDQ
/2) + 0.2 V
IOZ 高-阻抗 输出
电流
V
O
= 地 或者 v
O
= v
DDQ
–10 10 µA
IDDQ
动态 供应 电流
[7]
所有 v
DDQ
和 v
DDI
,
fo = 170 MHz
235 300 毫安
IDSTAT 静态的 供应 电流 1mA
IDD pll 供应 电流 V
DDA
仅有的 9 12 毫安
Cin 输入 管脚 电容 4 6 pF
交流 参数
V
DD
= v
DDQ
= 2.5v ± 5%, t
一个
= 0
°
c 至 +70
°
C
[7, 9]
参数 描述 情况 最小值 典型值 最大值 单位
fCLK 运行 时钟 频率 60 200 MHz
tDC 输入 时钟 职责 循环 40 60 %
tlock 最大 pll 锁 时间 100
µ
s
tr / tf 输出 clocks 回转 比率 20% 至 80% 的 v
OD
1 2.5v/ns
tpzl, tpzh
输出 使能 时间
[10]
(所有 输出)
3ns
tplz, tphz
输出 使不能运转 时间
[10]
(所有 输出)
3ns
tCCJ 循环-至-循环 jitter
[12]
f > 66 mhz –100 100 ps
tjit(h-每) half-时期 jitter
[12]
f > 66 mhz –100 100 ps
注释:
3. 多样的 供应: 这 电压 在 任何 输入 或者 i/o 管脚 不能 超过 这 电源 管脚 在 电源-向上. 电源 供应 sequencing is 不 必需的.
4. unused 输入 必须 是 使保持 高 或者 低 至 阻止 它们 从 floating.
5. 为 加载 情况, 看
图示 7
.
6. 这 值 的 v
OC
是 预期的 至 是 |vtr + vcp|/2. 在 情况的 各自 时钟 直接地 terminated 用 一个 120
Ω
电阻. 看
图示 7
.
7. 所有 输出 切换 承载 和 16 pf 在 60
Ω
环境. 看
图示 7
.
8. 参数 是 有保证的 用 设计 和 描绘. 不 100% 测试 在 生产.
9. pll 是 有能力 的 meeting 这 指定 参数 当 supporting ssc synthesizers 和 调制 频率 在 30 khz和 33.3 khz, 和 一个 向下
展开 的 –0.5%.
10. 谈及 至 转变 的 非-反相的 输出.
11. 所有 差别的 输入 和 输出 terminals 是 terminated 和 120
Ω
/16 pf 作 显示 在
图示 7
.
12. 时期 jitter 和 half-时期 jitter 规格是 独立的, 和 必须 是 符合 independently 的 各自 其它.
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