ad7440/ad7450a
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十六 串行 时钟 循环 是 必需的 至 执行 一个 转换
和 进入 数据 从 这 ad7440/ad7450a.
串行 接口
CS
going 低
提供 这 第一 leading 零 至 是 读 在 用 这 dsp 或者
微控制器. 这 remaining 数据 是 然后 clocked 输出 在 这
subsequent sclk 下落 edges beginning 和 这 第二
leading 零. 因此, 这 第一 下落 时钟 边缘 在 这 串行 时钟
提供 这 第二 leading 零. 这 最终 位 在 这 数据
转移 是 有效的 在 这 16th 下落 边缘, having 被 clocked
输出 在 这 previous (15th) 下落 边缘. once 这 转换 是
完全 和 这 数据 有 被 accessed 之后 这 16 时钟
循环, 它 是 重要的 至 确保 那 在之前 这 next 转换
是 initiated, 足够的 时间 是 left 至 满足 这 acquisition 和
安静 时间 规格 (看 定时 examples 1 和 2). 至
达到 1 msps 和 一个 18 mhz 时钟 为 v
图示 2和图示 3显示 详细地 定时 图解 为 这
串行 接口 的 这 ad7450a 和 这 ad7440, 各自.
这 串行 时钟 提供 这 转换 时钟 和 也 控制
这 转移 的 数据 从 这 设备 在 转换.
CS
initiates 这 转换 处理 和 frames 这 数据 转移.
这 下落 边缘 的
CS
puts 这 追踪-和-支撑 在 支撑 模式
和 takes 这 总线 输出 的 三-状态. 这 相似物 输入 是 抽样
和 这 转换 是 initiated 在 这个 要点. 这 转换
需要 16 sclk 循环 至 完全.
once 13 sclk 下落 edges 有 occurred, 这 追踪-和-支撑
变得 后面的 在 追踪 在 这 next sclk rising 边缘, 作 显示 在
要点 b 在
DD
= 3 v 和 5 v, 一个
18-时钟 burst 执行 这 转换 和 leaves 足够的 时间
在之前 这 next 转换 为 这 acquisition 和 安静 时间.
图示 2和图示 3. 在 这 16th sclk 下落
边缘, 这 sdata 线条 变得 后面的 在 三-状态. 如果 这 rising
边缘 的
CS
occurs 在之前 16 sclks 有 消逝, 这 转换
terminates 和 这 sdata 线条 变得 后面的 在 三-状态.
在 产品 和 一个 slower sclk, 它 将 是 可能 至 读 在
数据 在 各自 sclk rising 边缘; th在 是, 这 第一 rising 边缘 的
sclk 之后 这
这 转换 结果 从这 ad7440/ad7450a 是 提供
在 这 sdata 输出 作 一个 串行 数据 stream. 这 位 是
clocked 输出 在 这 下落 边缘 的 这 sclk 输入. 这 数据
stream 的 这 ad7450a 组成 的 四 leading zeros followed
用 12 位 的 转换 数据 提供 msb 第一; 这 数据
stream 的 这 ad7440 组成 的 四 leading zeros, followed
用 这 10 位 的 转换 数据 followed 用 二 trailing zeros,
这个 是 也 提供 msb 第一. 在 两个都 具体情况, 这 输出
编码 是 twos complement.
CS
下落 边缘 将 有 这 leading 零
提供 和 这 15th sclk 边缘 将 有 db0 提供.
03051-一个-040
t
2
t
8
t
6
t
5
t
转变
CS
SCLK
12345 13141516
12.5(1/f
SCLK
)
t
ACQUISITION
1/throughput
t
安静
10ns
B C
图示 40. 串行 接口 定时 例子
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