rev. b | 页 8 的 44 | 12月 2004
adsp-ts101s
这 dma 控制 执行 the 下列的 dma 行动:
• 外部 端口 块 transfers. 四 专心致志的 双向的
dma 途径 转移 blocks 的 数据 在 这 dsp’s
内部的 记忆 和 任何 外部 记忆 或者 记忆-
编排 附带的 在 这 external 总线. 这些 transfers
支持 主控 模式 和 handshake 模式 protocols.
• link 端口 transfers. 第八 专心致志的 dma 途径 (四
transmit 和 四 receive) 转移 四方形 文字 数据 仅有的
在 link 端口 和 在 一个 link 端口 和 内部的 或者
外部 记忆. 这些 transfers 仅有的 使用 handshake
模式 协议. dma priority rotates 在 这 四
receive 途径.
• autodma transfers. 二 专心致志的 unidirectional dma
途径 转移 数据 received从一个external 总线 主控
至 内部的 记忆 或者 至 link 端口 i/o. 这些 transfers 仅有的
使用 从动装置 模式 协议, 和 一个 外部 总线 主控 必须
initiate 这 转移.
link 端口
这 dsp’s 四 link 端口 提供 额外的 8-位 双向的
i/o 能力. 和 这 能力 至 运作 在 一个 翻倍 数据 rate—
闭锁 数据 在 两个都 这 rising 和 下落 edges 的 这 clock—
图示 4. shared 记忆 multiprocessing 系统
clks/refs
ADDR31–0
DATA63–0
BR1
br7–2,0
ADDR31–0
DATA63–0
BR0
BR7–1
BMS
控制
adsp-ts101 #0
控制
adsp-ts101 #1
adsp-ts101 #7
adsp-ts101 #6
adsp-ts101 #5
adsp-ts101 #4
adsp-ts101 #3
adsp-ts101 #2
重置
重置
ID2–0
clks/refs
lclk_p
s/lclk_n
V
REF
sclk_p
LCLKRAT2–0
SCLKFREQ
000
时钟
涉及
电压
地址
数据
HOST
处理器
接口
(optional)
ACK
GLOBAL
记忆
和
PERIPHERALS
(optional)
OE
地址
数据
CS
地址
数据
激励
非易失存储器
(optional)
RD
MS1–0
ACK
ID2–0
001
HBG
HBR
CS
我们
wrh/l
C
O
N
T
R
O
L
一个
D
D
R
E
S
S
D
一个
T
一个
C
O
N
T
R
O
L
一个
D
D
R
E
S
S
D
一个
T
一个
SDRAM
记忆
(optional)
MSSD
FLYBY
IOEN
RAS
CAS
LDQM
HDQM
SDWE
SDCKE
SDA10
CS
RAS
CAS
DQM
我们
CKE
A10
地址
数据
CLK
MSH
DMAR3–0
DPA
BOFF
CPA
BRST
LINK
设备
(4 最大值)
(optional)
LXCLKIN
LXDIR
LXDAT7–0
LXCLKOUT
TMR0E
BM
CONTROLIMP2–0
LINK
IRQ3–0
FLAG3–0
LINK
重置
BUSLOCK
时钟
DS2–0
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