adsp-21262
rev. b | 页 13 的 48 | 8月 2005
CLKIN I 输入 仅有的
local 时钟 在
. 使用 在 conjunction 和 xtal. clkin 是 这 adsp-21262 时钟 输入.
它 configures 这 adsp-21262 至 使用 也 它的 内部的 时钟 发生器 或者 一个 外部
时钟 源. 连接 这 需要 组件 至 clkin 和 xtal 使能 这
内部的 时钟 发生器. 连接 这 外部 时钟 至 clkin 当 leaving xtal
unconnected configures 这 adsp-21262 至使用 这 外部 时钟 源 此类 作
一个 外部 时钟 振荡器. 这 核心 是 clocked 也 用 这 pll 输出 或者 这个 时钟
输入 取决于 在 这 clkcfg1–0 管脚 settings. clkin 将 不 是 halted,
changed, 或者 运作 在下 这 指定 频率.
XTAL O 输出 仅有的
2
结晶 振荡器 终端
. 使用 在 conjunction 和 clkin 至 驱动 一个 外部
结晶.
CLKCFG1–0 I 输入 仅有的
核心/clkin 比率 控制
. 这些 管脚 设置 这 开始 向上 时钟 频率. 看Table 5
为 一个 描述 的 这 clock 配置 模式.
便条 那 这 运行 频率 能 是changed 用 程序编制 这 pll multi-
plier 和 分隔物 在 这 pmctl 寄存器 在 任何 时间 之后 这 核心 comes 输出 的 重置.
RSTOUT
/clkout O 输出 仅有的
重置 输出/local 时钟 输出
. 驱动 输出 这 核心 重置 信号 至 一个 外部 设备.
clkout 能 也 是 配置 作 一个 重置 输出 管脚 (rstout). 这 符合实际 能
是 切换 在 这 pll 输出 时钟 一个d 重置 输出 用 设置 位 12 的 这
pmctl 寄存器. 这 default 是 重置 输出.
重置 i/一个 输入 仅有的
处理器 重置
. resets 这 adsp-21262 至 一个 知道 状态. 在之上 deassertion, 那里
是 一个 4096 clkin 循环 latency 为 这 pll 至 锁. 之后 这个 时间, 这 核心 begins
程序 执行 从 这 硬件重置 vector 地址. 这 重置
输入 必须
是 asserted (低) 在 电源-向上.
TCK I 输入 仅有的
3
测试 时钟 (jtag)
. 提供 一个 时钟 为 jtag boundary scan. tck 必须 是 asserted
(搏动 低) 之后 电源-向上 或者 使保持 low 为 恰当的 运作的 这 adsp-21262.
TMS i/s 三-状态 和
拉-向上 使能
测试 模式 选择 (jtag)
. 使用 至 控制 这 测试 状态 机器. tms 有 一个
22.5 k
Ω
内部的 拉-向上 电阻.
TDI i/s 三-状态 和
拉-向上 使能
TestD一个t一个Input(JTAG)
. 提供 串行 数据 为 这 boundary scan 逻辑. tdi 有 一个
22.5 k
Ω
内部的 拉-向上 电阻.
TDO O 三-状态
4
测试 数据 输出 (jtag)
. 串行 scan 输出 的 这 boundary scan path.
TRST
i/一个 三-状态 和
拉-向上 使能
测试 重置 (jtag)
. resets 这 测试 状态 机器. trst必须 是 asserted (搏动
低) 之后 电源-向上 或者 使保持 低 为恰当的 运作 的这 adsp-21262. trst
有
一个 22.5 k
Ω
内部的 拉-向上 电阻.
EMU
o (o/d) 三-状态 和
拉-向上 使能
emulation 状态
. 必须 是 连接 至 这 adsp-21262 相似物 设备 dsp
tools 产品 线条 的 jtag emulators 目标 板 连接器 仅有的. emu
有 一个
22.5 k
Ω
内部的 拉-向上 电阻.
V
DDINT
P
核心 电源 供应
. nominally +1.2 v 直流 和 供应 这 dsp’s 核心 处理器
(13 管脚 在 这 bga 包装, 32 管脚 在 这 lqfp 包装).
V
DDEXT
P
i/o 电源 供应
. nominally +3.3 v 直流 (6 管脚 在 这 bga 包装, 10 管脚 在 这
lqfp 包装age).
一个
VDD
P
相似物 电源 供应
. nominally +1.2 v 直流 和 supplies 这 dsp’s 内部的 pll
(时钟 发生器). 这个 管脚 有 这 一样 规格 作 v
DDINT
, 除了 那 增加
过滤 电路系统 是 必需的.为 更多 信息, 看 电源 供应 在 页 8.
一个
VSS
G
相似物 电源 供应 返回
.
地 G
电源 供应 返回
.
(54 管脚 在 这 bga 包装, 39 管脚 在 这 lqfp 包装).
1
RD, wr, 和 ale 是 continuously 驱动 用这 dsp 和 将 不 是 三-陈述.
2
输出 仅有的 是 一个 三-状态 驱动器 with 它的 输出 path 总是 使能.
3
输入 仅有的 是 一个 三-状态 驱动器, 和两个都 输出 path 和 拉-向上 无能.
4
三-状态 是 一个 三-状态 驱动器, 和 拉-向上 disabled.
表格 2. 管脚 描述 (持续)
管脚 类型
状态 在 和
之后 重置 函数
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