rev. b | 页 8 的 48 | 8月 2005
adsp-21262
接口 consisting 的 二 数据 管脚, 一个 设备 选择 管脚, 和
一个 时钟 管脚. 它 是 一个 全部-duplex 同步的 串行 接口,
支承的 两个都 主控 和 slave 模式. 这 spi 端口 能
运作 在 一个 multimaster 环境 用 接合 和 向上 至
四 其它 spi-compatible 设备, 也 行为 作 一个 主控 或者
从动装置 设备. 这 adsp-21262 spi-兼容 附带的
implementation 也 特性 可编程序的 波特 比率 向上 至
37.5 mhz, 时钟 阶段, 和 polarities. 这 adsp-21262 spi-
兼容 端口 使用 打开 流 驱动器 至 支持 一个 multimas-
ter 配置 和 至 避免 数据 contention.
并行的 端口
这 并行的 端口 提供 interfaces 至 sram 和 附带的
设备. 这 多路复用 地址 和 数据 管脚 (ad15–0) 能
进入 8-位 设备 和 向上 至24 位 的 地址, 或者 16-位
设备 和 向上 至 16 位 的 address. 在 也 模式, 8- 或者 16-
位, 这 最大 数据 转移 比率 是 一个-第三 这 核心 时钟
速. 作 一个 例子, 一个 时钟 rate 的 200 mhz 是 相等的 至
66m 字节/秒, 和 一个 时钟 比率的 150 mhz 是 相等的 至
50M 字节/秒.
dma transfers 是 使用 至 move 数据 至 和 从 内部的
记忆. 进入 至 这 核心 是 也 facilitated 通过 这 paral-
lel 端口 寄存器 读/写 功能. 这 rd
, wr, 和 ale
(地址 获得 使能) 管脚 是 这 控制 管脚 为 这
并行的 端口.
计时器
这 adsp-21262 有 一个 总的 的 四计时器: 一个 核心 计时器 能 至
发生 periodic 软件 中断, 和 三 一般-pur-
pose 计时器 那 能 发生periodic 中断 和 是
independently 设置 至 operate 在 一个 的 三 模式:
• 脉冲波 波形 一代 模式
• 脉冲波 宽度 计数/俘获 模式
• 外部 事件 看门狗 模式
这 核心 计时器 能 是 configured 至 使用 flag3 作 一个 计时器
expired 输出 信号, 和 各自一般-目的 计时器 有 一个
双向的 管脚 和 四 寄存器 那 执行 它的 模式 的
运作: 一个 6-位 配置寄存器, 一个 32-位 计数 寄存器,
一个 32-位 时期 寄存器, 和 一个 32-位 脉冲波 宽度 寄存器. 一个 sin-
gle 控制 和 状态 寄存器使能 或者 使不能运转 所有 三
一般-目的 计时器 independently.
程序 booting
这 内部的 记忆 的 the adsp-21262 boots 在 系统
电源-向上 从 一个 8-位 非易失存储器 通过 这 并行的 端口, 一个 spi
主控, 一个 spi 从动装置, 或者 一个 internal 激励. booting 是 决定
用 这 激励 配置 (bootcfg1–0) 管脚. 选择 的 这
激励 源 是 控制 通过 这spi 作 也 一个 主控 或者 从动装置
设备, 或者 它 能 立即 begin executing 从 只读存储器.
阶段-锁 循环
这 adsp-21262 使用 一个 在-碎片 阶段-锁 循环 (pll) 至
发生 这 内部的 时钟 为 这 核心. 在 电源-向上, 这
clkcfg1-0 管脚 是 使用 至 选择ratios 的 16:1, 8:1, 和 3:1.
之后 booting, numerous 其它 ratios 能 是 选择 通过 软-
ware 控制. 这 ratios 是 制造向上 的 软件 configurable
numerator 值 从 1 至 32 一个d 软件 configurable divi-
sor 值 的 1, 2, 4, 8, 和 16.
电源 供应
这 adsp-21262 有 独立的 power 供应 连接 为 这
内部的 (v
DDINT
), 外部 (v
DDEXT
), 和 相似物 (一个
VDD
/一个
VSS
)
电源 供应. 这 内部的 和 相似物 供应 必须 满足 这
1.2 v 必要条件. 这 外部 供应 必须 满足 这 3.3 v
必要条件. 所有 外部 供应 管脚 必须 是 连接 至 这
一样 电源 供应.
便条 那 这 相似物 供应 管脚 (一个
VDD
) powers 这 处理器’s
内部的 时钟 发生器 pll. 至 生产 一个 稳固的 时钟, 它 是 rec-
ommended 那 pcb 设计 使用 一个外部 过滤 电路 为 这
一个
VDD
管脚. 放置 这 过滤 components 作 关闭 作 可能 至 这
一个
VDD
/一个
VSS
管脚. 为 一个 例子 电路, 看图示 4. (一个 recom-
mended ferrite 碎片 是 这 murata blm18ag102sn1d). 至
减少 噪音 连接, 这 pcb 应当 使用 一个 并行的 一双 的
电源 和 地面 平面 为 v
DDINT
和 地. 使用 宽 查出
至 连接 这 绕过 电容 至 这 相似物 电源 (一个
VDD
) 和
地面 (一个
VSS
) 管脚. 便条 那 这 一个
VDD
和 一个
VSS
管脚 指定
在图示 4是 输入 至 这 processor 和 不 这 相似物
地面 平面 在 这 board—the 一个
VSS
管脚 应当 连接
直接地 至 数字的 地面 (地) 在 这 碎片.
目标 板 jtag emulator 连接器
相似物 设备 dsp tools 产品 线条 的 jtag emulators 使用
这 ieee 1149.1 jtag 测试 进入 端口 的 这 adsp-21262 pro-
cessor 至 监控 和 控制 这 目标 板 处理器 在
emulation. 相似物 设备 dsp tools 产品 线条 的 jtag
emulators 提供 emulation 在全部 处理器 速, 准许
inspection 和 修改 的 记忆, 寄存器, 和 proces-
sor stacks. 这 处理器’s jtag接口 确保 那 这
emulator 将 不 影响 目标 系统 加载 或者 定时.
为 完全 信息 在相似物 设备’ sharc dsp
tools 产品 线条 的 jtag emulator 运作, 看 这 appro-
priate emulator 硬件 用户’s 手册.
图示 4. 相似物 电源 过滤 电路
HI Z FERRITE
BEAD 碎片
LOCATE 所有 组件
关闭 至 一个
VDD
和 一个
VSS
管脚
一个
VDD
一个
VSS
100nF 10nF 1nF
adsp-21262
V
DDINT
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