AD9880
rev. 0 | 页 14 的 64
必需的. 便条 那 这 sog 信号 是 总是 负的 极性.
为 额外的 detail 在 设置 这 sog 门槛 和 其它
sog-related 功能, 看 这
同步 处理部分.
05087-004
G
AIN
SOG
1nF
R
AIN
47nF
B
AIN
47nF
47nF
图示 4. 典型 clamp 配置 为 rgb/yuv 产品
时钟 一代
一个 pll 是 运用 至 发生 这 pixel 时钟. 在 这个 pll,
这 hsync 输入 提供 一个 涉及 频率. 一个 电压
控制 振荡器 (vco) 发生 一个 更 高等级的 pixel 时钟
频率. 这个 pixel 时钟 是 分隔 用 这 pll 分隔 值
(寄存器 0x01 和 0x02) 和 阶段 对照的 和 这 hsync
输入. 任何 错误 是 使用 至 变换 这 vco 频率 和
维持 锁 在 这 二 信号.
这 稳固 的 这个 时钟 是 一个 非常 重要的 元素 在 provi-
ding 这 clearest 和 大多数 稳固的 image. 在 各自 pixel 时间,
那里 是 一个 时期 在 这个 这 信号 slews 从 这 old
pixel 振幅 和 settles 在 它的 新 值. 这个 是 followed 用 一个
时间 当 这 输入 电压 是 稳固的 在之前 这 信号 必须 回转
至 一个 新 值. 这 比率 的 这 slewing 时间 至 这 稳固的 时间 是
一个 函数 的 这 带宽 的 这 graphics dac 和 这
带宽 的 这 传递 系统 (缆索 和 末端).
它 是 也 一个 函数 的 这 整体的 pixel 比率. clearly, 如果 这
动态 特性 的 这 系统 仍然是 fixed, 然后 这
slewing 和 安排好 时间 是 likewise fixed. 这个 时间 必须 是
subtracted 从 这 总的 pixel 时期, leaving 这 稳固的 时期.
在 高等级的 pixel 发生率, 这 总的 循环 时间 是 shorter 和
这 稳固的 pixel 时间 也 变为 shorter.
pixel 时钟 invalid 样本 时间
05087-005
图示 5. pixel 抽样 时间
任何 jitter 在 这 时钟 减少 这 精确 和 这个 这
抽样 时间 能 是 决定 和 必须 也 是 subtracted
从 这 稳固的 pixel 时间. considerable 小心 有 被 带去 在
这 设计 的 这 ad9880’s 时钟 一代 电路 至 降低
jitter. 这 时钟 jitter 的 这 ad9880 是 较少 比 13% 的 这 总的
pixel 时间 在 所有 运行 模式, 制造 这 减少 在 这
有效的 抽样 时间 预定的 至 jitter negligible.
这 pll 特性 是 决定 用 这 循环 过滤 设计,
这 pll 承担 打气 电流, 和 这 vco 范围 设置. 这
循环 过滤 设计 是 illustrated 在
图示 6. 推荐 设置-
tings 的 这 vco 范围 和 承担 打气 电流 为 vesa
标准 显示 模式 是 列表 在
Table8.
C
P
8nF
C
Z
80nF
R
Z
1.5k
Ω
FILT
PV
D
05087-006
图示 6. pll 循环 过滤 detail
四 可编程序的 寄存器 是 提供 至 优化 这
效能 的 这 pll. 这些 寄存器 是
•
这 12-位 divisor 寄存器. 这 输入 hsync 频率
范围 能 是 任何 频率 这个, 联合的 和 这
pll_div, 做 不 超过 这 vco 范围 . 这 pll multi-
plies 这 频率 的 这 hsync 信号, producing pixel
时钟 发生率 在 这 范围 的 10 mhz 至 100 mhz. 这
divisor 寄存器 控制 这 精确的 multiplication 因素.
•
这 2-位 vco 范围 寄存器. 至 改进 这 噪音
效能 的 这 ad9880, 这 vco 运行 频率
范围 是 分隔 在 四 overlapping regions. 这 vco
范围 寄存器 sets 这个 运行 范围. 这 频率
范围 为 这 最低 和 最高的 regions 是 显示 在
Table6.
•
表格 6.
vcornge pixel 比率 范围
00 12-30
01 30-60
10 60-120
11 120-150
•
这 5-位 阶段 调整 寄存器. 这 阶段 的 这
发生 抽样 时钟 能 是 shifted 至 locate 一个
最佳的 抽样 要点 在里面 一个 时钟 循环. 这 阶段
调整 寄存器 提供 32 阶段-变换 步伐 的 11.25° 各自.
这 hsync 信号 和 一个 完全同样的 阶段 变换 是 有
通过 这 hsout 管脚.
这 coast 管脚 或者 这 内部的 coast 是 使用 至 准许 这 pll
至 continue 至 run 在 这 一样 频率, 在 这 absence 的 这
新当选的 hsync 信号 或者 在 干扰 在 hsync (此类
作 equalization 脉冲). 这个 能 是 使用 在 这 vertical
同步 时期 或者 任何 其它 时间 那 这 hsync 信号 是 unavail-
能. 这 极性 的 这 coast 信号 能 是 设置 通过 这
coast 极性 寄存器. 也, 这 极性 的 这 hsync 信号
能 是 设置 通过 这 hsync 极性 寄存器. 为 两个都 hsync
和 coast, 一个 值 的 1 是 起作用的 高. 这 内部的 coast
函数 是 驱动 止 这 vsync 信号, 这个 是 典型地 一个 时间
当 hsync 信号 能 是 disrupted 和 extra equalization
脉冲.
: 点此下载
