2–6 altera 公司
stratix ii 设备 handbook, 容积 1 march 2005
adaptive 逻辑 modules
这 lab 行 clocks
[5..0]
和 lab local interconnect 发生 这
lab-宽 控制 信号. 这 multitrack
TM
interconnect's 固有的 低
skew 准许 时钟 和 控制 信号分发 在 增加 至 数据.
图示 2–4显示 这 lab 控制 信号 一代 电路.
图示 2–4. lab-宽 控制 信号
adaptive 逻辑
Modules
这 基本 building 块 的 逻辑 在 这 stratix ii architecture, 这 adaptive
逻辑 单元 (alm), 提供 先进的 特性 和 效率高的 逻辑
utilization. 各自 alm 包含 一个 多样性 的 看-向上 表格 (lut)-为基础
resources 那 能 是 分隔 在 二 adaptive luts (aluts). 和
向上 至 第八 输入 至 这 二 aluts, 一个 alm 能 执行 各种各样的
结合体 的 二 功能. 这个adaptability allows 这 alm 至 是
完全地 backward-兼容 和四-输入 lut architectures. 一个
alm 能 也 执行 任何 函数的 向上 至 六 输入 和 确实
七-输入 功能.
专心致志的 行 lab clocks
local interconnect
local interconnect
local interconnect
local interconnect
local interconnect
local interconnect
labclk2
syncload
labclkena0
或者 asyncload
或者 labpreset
labclk0
labclk1
labclr1
labclkena1 labclkena2 labclr0 synclr
6
6
6
那里 是 二 唯一的
时钟 信号 每 lab.