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 AD9911
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应用 电路
循环
过滤
阶段
比较器
VCO
AD9911
ref clk
涉及
承担
打气
ad9510, ad9511, ADF4106
÷
÷
05785-031
LPF
图示 32. dds 在 pll 反馈 locking 至 reference offering fine 频率 和 延迟 调整 tuning
AD9911
(从动装置 1)
AD9911
(主控)
时钟
源
AD9911
(从动装置 2)
AD9911
(从动装置 3)
FPGA
数据
同步_clk
ref_clk
同步_clk
同步_clk
FPGA
数据
FPGA
数据
数据
FPGA
同步_clk
C1
S1
C2
S2
C3
S3
C4
S4
A1
A2
A4
A3
一个_终止
CENTRAL
控制
AD9510
时钟 distributor
和
延迟 equalization
同步_输出
AD9510
同步
延迟 equalization
05785-032
图示 33. 同步 多样的 设备 至 增加 频道 capacity 使用 这 ad9510 作 一个 时钟 distributor 为 这 reference 和 同步 时钟
AD9911
ref clK
n
可编程序的 1 至 32
分隔物 和 延迟 调整
时钟 输出
选择(s)
n = dependant 在 产品 选择.
AD9515
AD9514
AD9513
AD9512
LVPECL
LVDS
CMOS
ch 2
05785-033
LPF
图示 34. 时钟 一代 电路 使用 the ad951x 序列 的 时钟 分发 碎片

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AD9911 rev. 0 \| 页 17 的 44 应用电路循环过滤阶段比较器 VCO AD9911 ref clk 涉及承担打气 ad9510, ad9511, ADF4106 ÷ ÷ 05785-031 LPF 图示 32. dds 在 pll 反馈 locking 至 reference offering fine 频率和延迟调整 tuning AD9911 (从动装置 1) AD9911 (主控) 时钟源 AD9911 (从动装置 2) AD9911 (从动装置 3) FPGA 数据同步_clk ref_clk 同步_clk 同步_clk FPGA 数据 FPGA 数据数据 FPGA 同步_clk C1 S1 C2 S2 C3 S3 C4 S4 A1 A2 A4 A3 一个_终止 CENTRAL 控制 AD9510 时钟 distributor 和延迟 equalization 同步_输出 AD9510 同步延迟 equalization 05785-032 图示 33. 同步多样的设备至增加频道 capacity 使用这 ad9510 作一个时钟 distributor 为这 reference 和同步时钟 AD9911 ref clK n 可编程序的 1 至 32 分隔物和延迟调整时钟输出选择(s) n = dependant 在产品选择. AD9515 AD9514 AD9513 AD9512 LVPECL LVDS CMOS ch 2 05785-033 LPF 图示 34. 时钟一代电路使用 the ad951x 序列的时钟分发碎片

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