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Cr2
Cr2
Y2Y1Cr0
eh/hd 输入
sd 输入
Cb2Y1Cr0
s7 至 S0
clkin_一个
y7 至 Y0
clkin_b
p_hsync,
p_vsync,
控制
输入
p_blank
s_hsync,
s_vsync
控制
输入
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t
10
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Y0
Cb0
Cb2
Cb0 Y0 Y2
06399-011
图示 11. sd 和 ed/hd-ddr, 8-位, 4:2:2 ed/hd 和 8-bit, sd pixel 输入 模式 (input 模式 100)
clkin_一个
y7 至 Y0
控制
输出
Y1Cr0Y0Cb0 Cr2
Y2
Cb2
p_hsync,
p_vsync,
控制
输入
p_blank
t
9
t
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t
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13
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14
06399-012
图示 12. ed 仅有的 (在 54 mhz), 8-位, 4:2:2 ycrcb (
HSYNC
/
VSYNC
) pixel 输入 模式 (输入 模式 111)
t
9
t
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10
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13
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14
clkin_一个
y7 至 Y0
控制
输出
3FF 00 00 XY Cb0 Y0 Cr0 Y1
06399-013
图示 13. ed 仅有的 (在 54 mhz), 8-位, 4:2:2 ycrcb (eav/sav) pixel 输入 模式 (input 模式 111)

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adv7342/adv7343 rev. 0 \| 页 13 的 88 Cr2 Cr2 Y2Y1Cr0 eh/hd 输入 sd 输入 Cb2Y1Cr0 s7 至 S0 clkin_一个 y7 至 Y0 clkin_b p_hsync, p_vsync, 控制输入 p_blank s_hsync, s_vsync 控制输入 t 9 t 10 t 9 t 10 t 12 t 11 t 12 t 11 t 12 t 11 Y0 Cb0 Cb2 Cb0 Y0 Y2 06399-011 图示 11. sd 和 ed/hd-ddr, 8-位, 4:2:2 ed/hd 和 8-bit, sd pixel 输入模式 (input 模式 100) clkin_一个 y7 至 Y0 控制输出 Y1Cr0Y0Cb0 Cr2 Y2 Cb2 p_hsync, p_vsync, 控制输入 p_blank t 9 t 10 t 12 t 11 t 13 t 14 06399-012 图示 12. ed 仅有的 (在 54 mhz), 8-位, 4:2:2 ycrcb ( HSYNC / VSYNC ) pixel 输入模式 (输入模式 111) t 9 t 11 t 10 t 12 t 13 t 14 clkin_一个 y7 至 Y0 控制输出 3FF 00 00 XY Cb0 Y0 Cr0 Y1 06399-013 图示 13. ed 仅有的 (在 54 mhz), 8-位, 4:2:2 ycrcb (eav/sav) pixel 输入模式 (input 模式 111)

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