adv7342/adv7343
rev. 0 | 页 18 的 88
管脚 配置 和 function 描述
64
地_io
63
clkin_b
62
S7
61
S6
60
S5
59
S4
58
S3
57
DGND
56
V
DD
55
S2
54
S1
53
S0
52
TEST5
51
TEST4
50
s_hsync
49
s_vsync
47
R
SET1
46
V
REF
45
COMP1
42
dac 3
43
dac 2
44
dac 1
48
sfl/miso
41
V
AA
40
AGND
39
dac 4
37
dac 6
36
R
SET2
35
COMP2
34
PV
DD
33
ext_lf1
38
dac 5
2
TEST0
3
TEST1
4
Y0
7
Y3
6
Y2
5
Y1
1
V
dd_io
8
Y4
9
Y5
10
V
DD
12
Y6
13
Y7
14
TEST2
15
TEST3
16
C0
11
DGND
17
C1
18
C2
19
alsb/spi_ss
20
sda/sclk
21
scl/mosi
22 23
p_hsync
24
p_vsync
25
p_blank
26
C4
C3
27
C5
28
C6
29
C7
30
clkin_一个
31 32
PGND
管脚 1
adv7342/adv7343
顶 视图
(不 至 规模)
ext_lf2
06399-021
图示 21. 管脚 配置
表格 13. 管脚 函数 描述
管脚 非. Mnemonic
输入/
输出
描述
13, 12,
9 至 4
y7 至 y0 I 8-位 pixel 端口. y0 是 这 lsb. 谈及 至 表格 31 为 输入 模式.
29 至 25,
18 至 16
c7 至 c0 I 8-位 pixel 端口. c0 是 这 lsb. 谈及 至 表格 31 为 输入 模式.
62 至 58,
55 至 53
s7 至 s0 I 8-位 pixel 端口. s0 是 这 lsb. 谈及 至 表格 31 为 输入 模式.
52, 51, 15,
14, 3, 2
test5 至
TEST0
I unused. 这些 管脚 应当 是 连接 至 dgnd.
30 clkin_一个 I pixel 时钟 输入 为 hd 仅有的 (74.25 mhz), ed
1
仅有的 (27 mhz 或者 54 mhz) 或者 sd 仅有的 (27 mhz).
63 clkin_b i
pixel 时钟 输入 为 双 模式 仅有的. 需要 一个 27 mhz 涉及 时钟 为 ed 运作 或者 一个
74.25 mhz 涉及 时钟 为 hd 运作.
50
s_hsync
i/o
sd horizontal 同步 信号. 这个 管脚 能也 是 配置 至 输出 一个 sd, ed, 或者 hd
horizontal 同步 信号. 看 这 外部 horizontal 和 vertical 同步
控制 部分.
49
s_vsync
i/o
sd vertical 同步 信号. 这个 管脚 能 一个lso 是 配置 至 输出 一个 sd, ed, 或者 hd
vertical 同步 信号. 看 这 外部 horizontal 和 vertical 同步 控制
部分.
22
p_hsync
I
ed/hd horizontal 同步 信号. see 这 外部 horizontal 和 vertical
同步 控制 部分.
23
p_vsync
I
ed/hd vertical 同步 信号. 看 这 外部 horizontal 和 vertical 同步
控制 部分.
24
p_blank
I ed/hd blanking 信号. 看 这 外部 horizontal 和 vertical 同步 控制 部分.
48 sfl/miso i/o
multifunctional 管脚: subcarrier 频率 锁(sfl) 输入/spi 数据 输出. 这 sfl 输入 是
使用 至 驱动 这 颜色 subcarrier dds 系统, 定时 重置, 或者 subcarrier 重置.
47 r
SET1
I
这个 管脚 是 使用 至 控制 这 amplitudes 的这 dac 1, dac 2, 和 dac 3 输出. 为 全部-驱动
运作 (为 例子, 在 一个 37.5 Ω 加载), 一个 510 Ω 电阻 必须 是 连接 从 r
SET1
至
agnd. 为 低 驱动 运作 (为 例子, 在 一个 300 Ω 加载), 一个 4.12 kΩ 电阻 必须 是
连接 从 r
SET1
至 agnd.
: 点此下载
