proasic3 flash 家族 fpgas
2-2 先进的 v0.2
设备 overview
这 proasic3 设备 家族 组成 的 five distinct
可编程序的 architectural 特性 (图示 2-2和
图示 2-3 在 页 2-3):
• fpga fabric/核心 (versatiles)
• routing 和 时钟 resources (versanets)
• flashrom (从) 记忆
• 专心致志的 sram/先进先出 记忆 (除了 a3p030)
• 先进的 i/o 结构
核心 architecture
多功能的
这 专卖的 proasic3 family architecture 提供
granularity comparable 至门 arrays. 这 proasic3
设备 核心 组成 的 一个 sea-的-versatiles architecture.
作 illustrated 在图示 2-4 在 页 2-4, 那里 是 四
输入 在 一个 逻辑 多功能的 cell, 和 各自 多功能的 能 是
配置 使用 这 适合的 flash 转变
连接:
• 任何 三-输入 逻辑 函数
• 获得 和 clear 或者 设置
• d-flip-flop 和 clear 或者 设置
• 使能 d-flip-flop 和 clear 或者 设置 (在 一个 fourth
输入)
versatiles 能 flexibly 编排 这 逻辑 和 sequential 门
的 一个 设计. 这 输入 的 这 多功能的 能 是 inverted
(准许 bubble pushing), 和 这 输出 的 这 tile 能
连接 至 高-速, 非常-长-线条 routing resources.
versatiles 和 大 函数s 是 连接 和 任何 的
这 四 水平 的 routing hierarchy.
当 这 多功能的 是 使用 作一个 使能 d-flip-flop, 这
设置/clr 是 supported 用 一个 fourth 输入. 这 fourth 输入
是 routed 至 这 核心 cell在 这 versanet (global)
网络.
这 设置/clr 信号 能 仅有的 是 routed 至 这个 fourth
输入 在 这 versanet (global) 网络. 不管怎样, 如果 在
这 用户 设计, 这 设置/clr 信号 是 不 routed 在 这
versanet 网络, 一个 竞赛ile 警告 message 将 是
给 和 这 将 逻辑 函数 将 是
执行 用 二 versatiles instead 的 一个.
这 输出 的 这 多功能的 是f2 当 这 连接 是
至 这 过激-快 local 线条, 或者 yl 当 连接 是 至
这 效率高的 长-线条 或者非常-长-线条 resources.
便条:
*not supported 用 a3p030.
图示 2-2 •
proasic3 设备 architecture overview和 二 i/o banks (a3p030, a3p060, a3p125)
内存 块
4,608-位 双-端口
sram 或者 先进先出 block*
多功能的
CCC
i/os
isp aes
Decryption*
用户 nonvolatile
flashrom (从)
承担 pumps
bank 0
bank 1bank 1
bank 0bank 0
bank 1
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