A43L3616
(二月, 2002, 版本 3.0) 12
amic 技术, 公司
设备 行动
时钟 (clk)
这 时钟 输入 是 使用 作 这 涉及 为 所有 sdram
行动. 所有 行动 是 同步 至 这positive
going 边缘 的 这 时钟. 这 时钟 transitions 必须 是
monotonic 在 vil 和 vih. 在 运作 和
cke 高 所有 输入 是 assumed 至 是 在 有效的 状态 (低 或者
高) 为 这 持续时间 的 设置 向上 和 支撑 时间 周围
积极的 边缘 的 这 clock 为 恰当的 符合实际 和 icc
规格.
时钟 使能 (clk)
这 时钟 使能 (cke) 门 这 时钟 面向 sdram. 如果
cke 变得 低 synchronously 和 时钟 (设置-向上 和 支撑
时间 一样 作 其它 输入), 这 内部的 时钟 是 suspended
从 这 next clock 循环 和 这 状态 的 输出 和 burst
地址 是 frozen 作 长 作 这 cke 仍然是 低. 所有 其它
输入 是 ignored 从 这 next 时钟 循环 之后 cke 变得
低.当 所有 banks 是 在 这 空闲 状态 和 cke 变得 低
synchronously 和 时钟, 这 sdram enters 这 电源
向下 模式 从 这 next 时钟 循环. 这 sdram 仍然是
在 这 电源 向下 模式 ignoring 这 其它 输入 作 长
作 cke 仍然是 低. 这 电源 向下 exit 是 同步的
作 这 内部的 时钟 是 suspended. 当 cke 变得 高 在
least “tSS+1 时钟” 在之前 这 高 going 边缘 的 这
时钟, 然后 这 sdram 变为 起作用的 从 这 一样
时钟 边缘 accepting 所有 这 输入 commands.
bank 选择 (bs0, bs1)
这个 sdram 是 有组织的 作 4 独立 banks 的
2,097,152 words x 16 位 记忆 arrays. the bs0, bs1
输入 是 latched 在 这 时间 的 assertion 的
RAS
和
CAS
至 选择 这 bank 至 是 使用 为 这 运作. 这 bank
选择 bs0, bs1 是 latched 在 bank 活动, 读, 写
模式 寄存器 设置 和 precharge operations.
地址 输入 (a0 ~ a11)
这 21 地址 位 必需的 至 decode 这 2,097,152 文字
locations 是 多路复用 在 12 地址 输入 管脚
(a0~a11). 这 12 位 行 地址 是 latched along 和
RAS
, bs0 和 bs1 在 bank activate command. 这 9
位 column 地址 是 latched along 和
CAS
,
我们
,BS0
和 bs1during 读 或者 写 command.
nop 和 设备 deselect
当
RAS
,
CAS
和
我们
是 高, 这 sdram
执行 非 运作 (nop). nop 做 不 initiate 任何
新 运作, 但是 是 需要 至 完全 行动 这个
需要 更多 比 单独的 时钟 像 bank 活动, burst
读, 自动 refresh, 等 这 设备 deselect 是 也 一个 nop
一个d 是 entered 用 asserting
CS
高.
CS
高使不能运转
这 command 解码器 所以 那
RAS
,
CAS
和
我们
, 和
所有 这 地址 输入 是 ignored.
电源-向上
这 following sequence 是 推荐 为 电源 向上
1.电源 必须 是 应用 至 也 cke 和 dqm 输入 至
拉 它们 高 和 其它 管脚 是 nop 情况 在 这
输入 在之前 或者 along 和 vdd (和 vddq) 供应.
这 时钟 信号 必须 也 是 asserted 在 这 一样 德州仪器me.
2.之后 vdd reaches 这 desired 电压, 一个 最小
pause 的 200 microseconds 是 必需的 和 输入 在
nop 情况.
3.两个都 banks 必须 是 precharged now.
4.执行 一个 最小 的 2 自动 refresh 循环 至 stabilize
这 内部的 电路系统.
5.执行 一个 模式 register 设置 循环 至 程序 这
cas latency, burst 长度 和 burst 类型 作 这 default
值 的 模式 寄存器 是 未阐明的.
在 这 终止 的 一个 时钟 循环 从 这 模式 寄存器 设置
循环, 这 设备 是 准备好 为 运作.
当 这 在之上 sequence 是 使用 为电源-向上, 所有 这
输出-puts 将 是 在 高 阻抗 状态. 这 高
阻抗 的 输出 是 不 有保证的 在 任何 其它
电源-向上 sequence.
cf.) sequence 的 4 &放大; 5 将 是 changed.
模式 寄存器 设置 (mrs)
这 模式 寄存器 stores 这 数据 为 controlling the 各种各样的
运作 模式 的 sdram. 它 programs 这 cas latency,
寻址 模式, burst 长度, 测试 模式 和 各种各样的
vendor 明确的 选项 至 制造 sdram 有用的 为 多样性
的 不同的 产品. 这 default 值 的 这 模式
寄存器 是 不 定义,因此 这 模式 寄存器 必须 是
写 之后 电源 向上 至 运作 这 sdram. 这 模式
寄存器 是 写 用 asserting 低 在
CS
,
RAS
,
CAS
,
我们
(这 sdram 应当 是 在 active 模式 和
cke already 高 较早的 至 writing 这 模式 寄存器). 这
状态 的 地址 管脚 a0~a11, bs0 和 bs1 在 这 一样
循环 作
CS
,
RAS
,
CAS
,
我们
going 低 是 这 数据
written 在 这 模式 寄存器. 一个 时钟 循环 是 必需的 至
完全 这 写 在 这 模式 寄存器. 这 模式 寄存器
内容 能 是 changed 使用 这 一样 command 和
时钟 循环 (所需的)东西 在 运作 作 长 作 所有
banks 是 在 这 空闲 状态. 这模式 寄存器 是 分隔 在
各种各样的 地方 取决于 在 符合实际. 这 burst 长度
地方 使用 a0~a2, burst 类型 使用 a3, 寻址 模式
使用 a4~a6, a7~a8, a11, bs0 和 bs1 是 使用 为
vendor 明确的 选项 或者 测试 模式. 和 这 写 burst
length 是 编写程序 使用 a9. a7~a8, a11, bs0 和 bs1
必须 是 设置 至 低 为 正常的 sdram 运作.
谈及 至 表格 为 明确的 代号 为 各种各样的 burst 长度,
寻址 模式 和 cas latencies.
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