TDA9109A
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图示 5.
图示 6.
这 last 特性 执行 是 这 除去 的 equal-
ization 脉冲 至 避免 parasitic 脉冲 在 这
阶段 比较器 (这个 将 是 disturbed 用
missing 或者 extraneous 脉冲). 这个 last 特性 是
切换 开关 用 sub-地址 0F d8. 用 default
[0], equalization 脉冲 将 不 是 移除.
2.2 PLL1
这 PLL1 组成 的 一个 阶段 比较器, 一个 ex-
ternal 过滤 和 一个 电压-控制 振荡器
(vco).这 阶段 比较器 是 一个 “phase frequen-
cy” 类型 设计 在 CMOS 技术. 这个 kind
的 阶段 探测器 避免 locking 在 wrong fre-
quencies. 它 是 followed 用 一个 “charge pump”, com-
posed 的 二 电流 来源 : sunk 和 sourced
(典型地 I =1 毫安 当 锁 和 I = 140
µ
一个
当 unlocked). 这个 区别 在 锁/un-
锁 准许 平整的 catching 的 这 horizontal fre-
quency 用 pll1. 这个 效应 是 reinforced 用 一个 在-
ternal 原来的 慢 向下 系统 当 PLL1 是
锁, avoiding 这 horizontal 频率 chang-
ing too quickly. 这 动态 行为 的 PLL1 是
fixed 用 一个 外部 filter 这个 integrates 这 cur-
rent 的 这 承担 打气. 一个 “CRC” 过滤 是 一般地
使用 (看 图示 7)
图示 7.
Ω
7
4.7
µ
F
PLL1F
10nF
1.8k
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