rev. 一个
AD15700
–7–
14-位 dac 定时 特性
1, 2
(v
DD
= 5 v,
5%, v
REF
= 2.5 v, agnd = dgnd = 0 v. 所有 规格
T
一个
= t
最小值
至 t
最大值
, 除非 否则 指出).
参数 限制 在 t
最小值
, t
最大值
所有 版本 单位 描述
f
SCLK
25 mhz 最大值 sclk 循环 频率
t
1
40 ns 最小值 sclk 循环 时间
t
2
20 ns 最小值 sclk 高 时间
t
3
20 ns 最小值 sclk 低 时间
t
4
15 ns 最小值
cs_dac
低 至 sclk 高 建制
t
5
15 ns 最小值
cs_dac
高 至 sclk 高 建制
t
6
35 ns 最小值 sclk 高 至
cs_dac
低 支撑 时间
t
7
20 ns 最小值 sclk 高 至
cs_dac
高 支撑 时间
t
8
15 ns 最小值 数据 建制 时间
t
9
0 ns 最小值 数据 支撑 时间
t
10
30 ns 最小值
cs_dac
高 时间 在 起作用的 时期
注释
1
有保证的 用 设计. 不 生产 测试.
2
样本 测试 在 最初的 释放 和 之后 任何 redesign 或者 处理 改变 那 将 影响 这个 参数. 所有 输入 信号是 量过的 和 tr = tf = 5 ns (10% 至 90%
的 3 v 和 安排时间 从 一个 电压 水平的 的 1.6 v).
规格 主题 至 改变 没有 注意.
t
2
t
3
t
7
t
5
t
8
t
9
t
1
t
6
t
4
t
10
DB13
DB0
DIN
cs_dac
SCLK
图示 3. 定时 图解
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