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AD10226
–12–
准许 这 最大 摆动 在 这 输入. 这 encode 输入
应当 是 绕过 和 一个 电容 至 地面 至 减少 噪音.
这个 确保 那 这 内部的 偏差 电压 是 集中 在 这
encode 信号 (图示 3). 为 最好的 动态 效能, imped-
ances 在encode 和
ENCODE
应当 相一致.
图示 4 显示 另一 preferred 方法 为 clocking 这 ad10226.
这 时钟 源 (低 jitter) 是 转变 从 单独的-结束 至
差别的 使用 一个 rf 变压器. 这 后面的-至-后面的 肖特基
二极管 横过 这 变压器 secondary 限制 时钟 excursions
在 这 ad10226 至 大概 0.8 v p-p 差别的. 这个
helps 阻止 这 大 电压 swings 的 这 时钟 从 feeding
通过 至 这 其它 portions 的 这 ad9433, 和 限制 这 噪音
提交 至 这 encode 输入. 一个 结晶时钟 振荡器 能
也 是 使用 至 驱动 这 rf 变压器 如果 一个 适合的 限制的
电阻 (典型地 100
Ω
) 是 放置 在 这 序列 和 这 primary.
100
0.1
F
AD10226
ENCODE
ENCODE
时钟
源
图示 4. 翻倍-结束 50 sine encode 电路
encode 电压 水平的 定义
这 电压 水平的 定义 为 驱动 encode 和
EN代号
在 差别的 模式 是 显示 在 图示 6.
ENCODE
ENCODE
0.1
F
V
IHS
V
ILS
V
ID
V
IHD
V
ILD
ENCODE
ENCODE
V
IHS
V
ILS
V
IHS
V
ILS
图示 5. 差别的 输入 水平
相似物 输入
这 相似物 输入 是 一个 单独的-结束 交流-结合 高 效能
1:1 变压器 和 一个 输入 阻抗 的 50
Ω
至 350 mhz.
这 名义上的 全部 规模 输入 是 1.87 v p-p.
特定的 小心 是 带去 在 这 设计 的 这 相似物 输入 部分
的 这 ad10226 至 阻止 损坏 和 corruption 的 数据 当
这 输入 是 过载.
sfdr optimization
这 sfdr 模式 管脚 使能 (sfdr 模式 = 1) 一个 专卖的
电路 那 将 改进 这 spurious-自由 动态 范围 (sfdr)
效能 的 这 ad10226. 它 是 有用的 在 产品 在哪里 这
动态 范围 的 这 系统 是 限制 用 分离的 spurious 频率
内容 造成 用 nonlinearities 在 这 模数转换器 转移 函数.
enabling 这个 电路 将 给 这 电路 一个 动态 转移 函数,
meaning 那 这 电压 门槛 在 二 调整 输出
代号 将 改变 从 时钟 循环 至 时钟 循环. 当 improv-
ing spurious 频率 内容, 这个 动态 aspect 的 这 转移
函数 将 是 inappropriate 为 一些 时间 domain 产品
的 这 转换器. 连接 这 sfdr 模式 管脚 至 地面 将
使不能运转 这个 函数. 这 典型 效能 特性
部分 的 这 数据 薄板 illustrates 这 改进 在 这 线性
的 这 转换器 和 它的 效应 在 spurious-自由 动态 范围.
数字的 输出
这 数字的 输出 是 3.3 v (2.7 v 至 3.6 v) ttl/cmos-
兼容 为 更小的 电源 消耗量. 这 输出 数据 format
是 可选择的 通过 这 数据 format 选择 (dfs) cmos 输入.
dfs = 1 选择 补偿二进制的 编码 (表格 iii); dfs = 0 se-
lects 二’s complement 编码 (表格 iv).
表格 iii. 补偿 二进制的 输出 编码 (dfs = 1, v
REF
= 2.5 v)
一个
在
– 一个
在
(v) 数字的
代号 范围 = 2 v
p-p 输出
4095 +0.92 1111 1111 1111
•• •
•• •
2048 0 1000 0000 0000
2047 –0.00045 0111 1111 1111
•• •
•• •
0 –0.92 0000 0000 0000
表格 iv. 二’s complement 输出 编码
(dfs = 0, v
REF
= 2.5 v)
一个
在
– 一个
在
(v) 数字的
代号 范围 = 2 v
p-p 输出
+2047 +0.92 0111 1111 1111
•• •
•• •
00 0000 0000 0000
–1 –0.00045 1111 1111 1111
•• •
•• •
–2048 –0.92 1000 0000 0000
电压 涉及
一个 稳固的 和 精确 2.5 v 电压 涉及 是 设计 在 这
ad10226 (v
REFOUT
). 一个 外部 电压 涉及 是 不 必需的.
定时
这 ad10226 提供 latched 数据 输出, 和 10 pipeline
延迟. 数据 输出 是 有 一个 传播 延迟 (t
PD
) 之后
这 rising 边缘 的 这 encode command (看 图示 1). 这
长度 的 这 输出 数据 线条 和 负载 放置 在 它们 应当
是 使减少到最低限度 至 减少 过往旅客 在里面 这 ad10226; 这些
过往旅客 能 detract 从 这 转换器’s 动态 效能.
这 最小 有保证的 转换 比率 的 这 ad10226 是
10 msps. 在 内部的 时钟 比率 在下 10 msps, 动态 perfor-
mance 将 降级. 因此, 输入 时钟 比率 在下 10 MHz
应当 是 避免.
grounding 和 解耦
相似物 和 数字的 grounding
恰当的 grounding 是 essential 在 任何 高-速, 高 决议
系统. multilayer 打印 电路 boards (pcbs) 是 推荐
至 提供 最优的 grounding 和 电源 schemes. 这 使用 的
地面 和 电源 平面 提供 distinct 有利因素:
1. 这 minimization 的 这 循环 范围 encompassed 用 一个 信号
和 它的 返回 path.
2. 这 minimization 的 这 阻抗 有关联的 和 地面
和 电源 paths.
3. 这 固有的 distributed 电容 formed 用 这 powerplane,
pcb 绝缘, 和 地面 平面.
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