AD1852
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rev. 0
运行 特性
串行 数据 输入 端口
这 ad1852’s 有伸缩性的 串行 数据 输入 端口 accepts 数据 在
twos-complement, msb-第一 format. 这 left 频道 数据 地方
总是 precedes 这 正确的 频道 数据 地方. 这 串行 模式 是
设置 用 使用 也 这 外部 模式 管脚 (idpm0 管脚 21 和
idpm1 管脚 20) 或者 这 模式 选择 位 (位 4 和 5) 在 这 spi
控制 寄存器. 至 控制 这 串行 模式 使用 这 外部
模式 管脚, 这 spi 模式 选择 位 应当 是 设置 至 零 (default
在 电源-向上). 至 控制 这 串行 模式 使用 这 spi 模式
选择 位, 这 外部 模式 控制 管脚 应当 是 grounded.
在 所有 模式 除了 为 这 正确的-justified 模式, 这 串行 端口
将 接受 一个 arbitrary 号码 的 位 向上 至 一个 限制 的 24. extra
位 将 不 导致 一个 错误, 但是 它们 将 是 truncated 内部.
在 这 正确的-justified 模式, 控制 寄存器 位 8 和 9 是 使用
至 设置 这 wordlength 至 16 位, 20 位, 或者 24 位. 这 default
在 电源- 向上 是 24-位 模式. 当 这 spi 控制 端口 是 不
正在 使用, 这 spi 管脚 (3, 4, 和 5) 应当 是 系 lo.
串行 数据 输入 模式
这 ad1852 使用 二 多路复用 输入 管脚 至 控制 这 模式
配置 的 这 输入 数据 端口 模式. 看 表格 i.
图示 1 显示 这 正确的-justified 模式 (16 位 显示). l/
R
CLK
是 hi 为 这 left 频道, lo 为 这 正确的 频道. 数据 是 有效的
在 这 rising 边缘 的 bclk.
在 正常的 运作, 那里 是 64-位 clocks 每 框架 (或者 32
每 half-框架). 当 这 spi wordlength 控制 位 (位 8
和 9 在 这 控制 寄存器) 是 设置 至 24 位 (0:0), 这 串行
端口 将 begin 至 接受 数据 开始 在 这 eighth 位 时钟
脉冲波 之后 这 l/
R
clk 转变. 当 这 wordlength con-
trol位 是 设置 至 20-位 模式, 数据 是 accepted 开始 在
这 twelfth-位 时钟 位置. 在 16-位 模式, 数据 是 accepted
开始 在 这 sixteenth-位 时钟 位置. 这些 延迟 是
独立 的 这 号码 的 位 clocks 每 框架, 和 那里fore
其它 数据 formats 是 可能 使用 这 延迟 值 描述
在之上. 为 详细地 定时, 看 图示 6.
图示 2 显示 这 i
2
s 模式. l/
R
clk 是 lo 为 这 left chan-
nel 和 hi 为 这 正确的 频道. 数据 是 有效的 在 这 rising 边缘
的 bclk. 这 msb 是 left-justified 至 一个 l/
R
clk 转变
但是 和 一个 单独的 bclk 时期 延迟. 这 i
2
s 模式 能 是 使用
至 接受 任何 号码 的 位 向上 至 24.
图示 3 显示 这 left-justified 模式. l/
R
clk 是 hi 为 这
left 频道, 和 lo 为 这 正确的 频道. 数据 是 有效的 在 这
rising 边缘 的 bclk. 这 msb 是 left-justified 至 一个 l/
R
CLK
转变, 和 非 msb 延迟. 这 left-justified 模式 能
接受 任何 wordlength 向上 至 24 位, 和 任何 号码 的 位 clocks
从 二 时间 这 文字 长度 至 64 位 clocks 每 框架.
图示 4 显示 这 dsp 串行 端口 模式. l/
R
clk 必须 脉冲波
hi 为 在 least 一个 位 时钟 时期 在之前 这 msb 的 这 left
频道 是 有效的, 和 l/
R
clk 必须 脉冲波 hi 又一次 为 在 least
一个 位 时钟 时期 在之前 这 msb 的这 正确的 频道 是 有效的.
数据 是 有效的 在 这 下落 边缘 的 bclk. 这 dsp 串行 端口
模式 能 是 使用 和 任何 wordlength 向上 至 24 位.
在 这个 模式, 它 是 这 责任 的 这 dsp 至 确保 那
这 left 数据 是 transmitted 和 这 第一 l/
R
clk 脉冲波, 和
那 synchronism 是 maintained 从 那 要点 向前.
t
DLS
BCLK
l/
R
CLK
SDATA
left-justified
模式
SDATA
正确的-justified
模式
LSB
SDATA
I
2
s-justified
模式
t
DBH
t
DBP
t
DBL
t
DDS
MSB
msb-1
t
DDH
t
DDS
MSB
t
DDH
t
DDS
t
DDS
t
DDH
t
DDH
MSB
8-位 clocks
(24-位 数据)
12-位 clocks
(20-位 数据)
16-位 clocks
(16-位 数据)
图示 6. 串行 数据 端口 定时
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