ad9221/ad9223/ad9220
rev. d
–20–
表格 v. 输出-的-范围 真实 表格
OTR MSB 相似物 输入 是
0 0 在 范围
0 1 在 范围
1 0 Underrange
1 1 Overrange
在 = “1”
下面 = “1”
MSB
OTR
MSB
图示 54. overrange 或者 underrange 逻辑
数字的 输出 驱动器 仔细考虑 (dvdd)
这 ad9221, ad9223 和 ad9220ars 输出 驱动器 能 是
配置 至 接口 和 +5 v 或者 3.3 v 逻辑 families 用 设置
dvdd 至 +5 v 或者 3.3 v 各自. 不管怎样, 这 ad9220ar
能 仅有的 是 配置 至 接口 和 +5 v逻辑 families. 这
ad9221/ad9223/ad9220输出 驱动器 是 sized 至 提供
sufficient 输出 电流 至 驱动 一个 宽 多样性 的 逻辑 families.
不管怎样, 大 驱动 电流tend 至 导致 glitches 在 这
供应 和 将 影响 sinad 效能. 产品
需要 这 ad9221/ad9223/ad9220 至 驱动 大 capaci-
tive 负载 或者 大 输出 将 需要 额外的 解耦
电容 在 dvdd. 在 extreme 具体情况, 外部 缓存区 或者
latches 将 是 必需的.
时钟 输入 和 仔细考虑
这 ad9221/ad9223/ad9220 内部的 定时 使用 这 二
edges 的 这 时钟 输入 至 发生 一个 多样性 的 内部的 定时
信号. 这 时钟 输入 必须 满足 或者 超过 这 最小
指定 pulsewidth 高 和 低 (t
CH
和 t
CL
) 规格
为 这 给 一个/d 作 定义 在 这 切换 规格 在
这 beginning 的 这 数据 薄板 至 满足 这 评估 效能
规格. 为 例子, 这 时钟 输入 至 这 ad9220
运行 在 10 msps 将 有 一个 职责 循环 在 45% 至
55% 至 满足 这个 定时 必要条件 自从 这 最小 specified
t
CH
和 t
CL
是 45 ns. 为 时钟 比率 在下 10 msps, 这 职责
循环 将 deviate 从 这个 范围 至 这 程度 那 两个都 t
CH
和 t
CL
是 satisfied.
所有 高 速 高 决议 一个/ds 是 敏感的 至 这 质量
的 这 时钟 输入. 这 降级 在 snr 在 一个 给 全部-规模
输入 频率 (f
在
) 预定的 至 仅有的 aperture jitter (t
一个
) 能 是
计算 和 这 下列的 等式:
SNR
= 20 log
10
[1/2
π
f
在
t
一个
]
在 这 等式, 这 rms aperture jitter, t
一个
, 代表 这 root-
总 正方形的 的 所有 这 jitter 来源 这个 包含 这 时钟 在-
放, 相似物 输入 信号, 和 一个/d aperture jitter 规格.
为 例子, 如果 一个 5 mhz 全部-规模 sine 波 是 抽样 用 一个
一个/d 和 一个 总的 rms jitter 的 15 ps, 这 snr 效能 的 这
一个/d 将 是 限制 至 66.5 db. undersampling 产品 是
特别 敏感的 至 jitter.
这 时钟 输入 应当 是 treated 作 一个 相似物 信号 在 具体情况
在哪里 aperture jitter 将 影响 这 动态 范围 的 这
ad9221/ad9223/ad9220. 作 此类, 供应 为 时钟 驱动器
应当 是 separated 从 这 一个/d 输出 驱动器 供应 至
避免 调节 这 时钟 信号 和 数字的 噪音. 低 jitter
结晶 控制 oscillators 制造 这 最好的 时钟 来源. 如果 这
3.75v
1.25v
+5V
10
F
VINA
VINB
VREF
SENSE
ad9221/
ad9223/
AD9220
+5V
0.1
F
316
1k
0.1
F
1/2
OP282
10
F 0.1
F
7.5k
AD1580
1k
1k
820
+5V
2N2222
1.225v
图示 52. 外部 涉及 使用 这 ad1580 和 低
阻抗 缓存区
数字的 输入 和 输出
数字的 输出
这 ad9221/ad9223/ad9220 输出 数据 是 提交 在
积极的 真实 笔直地 二进制的 为 所有 输入 范围. 表格 iv indi-
cates 这 输出 数据 formats 为 各种各样的 输入 范围 regardless
的 这 选择 输入 范围. 一个 twos complement 输出 数据
format 能 是 创建 用 反相的 这 msb.
表格 iv. 输出 数据 format
I
nput (v) 情况 (v) 数字的 输出 OTR
vina –vinb < – vref 0000 0000 0000 1
vina –vinb = – vref 0000 0000 0000 0
vina –vinb = 0 1000 0000 0000 0
vina –vinb = + vref – 1 lsb 1111 1111 1111 0
vina –vinb
≥
+ vref 1111 1111 1111 1
1111 1111 1111
1111 1111 1111
1111 1111 1110
OTR
–FS
+FS
–fs+1/2 lsb
+fs –1/2 lsb–fs –1/2 lsb
+fs –1 1/2 lsb
0000 0000 0001
0000 0000 0000
0000 0000 0000
1
0
0
0
0
1
OTR 数据 输出
图示 53. 输出 数据 format
输出 的 范围 (otr)
一个 输出-的-范围 情况 exists 当 这 相似物 输入 电压
是 在之外 这 输入 范围 的 这 转换器. otr 是 一个 数字的
输出 那 是 updated along 和 这 数据 输出 相应的
至 这 particular 抽样 相似物 输入 电压. hence, otr 有
这 一样 pipeline 延迟 (latency) 作 这 数字的 数据. 它 是 低
当 这 相似物 输入 电压 是 在里面 这 相似物 输入 范围.
它 是 高 当 这 相似物 输入 电压 超过 这 输入
范围 作 显示 在 图示 53. otr 将 仍然是 高 直到 这
相似物 输入 returns 在里面 这 输入 范围 和 另一 变换器-
sion 是完成. 用 logical anding otr 和 这 msb
和 它的 complement, overrange 高 或者 underrange 低 condi-
tions 能 是 发现. 表格 v 是 一个 真实 表格 为 这 在/
underrange 电路 在 图示 54 这个 使用 与非 门. sys-
tems 需要 可编程序的 增益 conditioning 的 这 ad9221/
ad9223/ad9220 输入 信号 能 立即 发现 一个 输出-
的-范围 情况, 因此 eliminating 增益 选择 iterations.
也, otr 能 是 使用 为 数字的 补偿 和 增益 校准.
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