初步的 技术的 数据 ADF7020
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频率 synthesizer
涉及 输入 部分
这 在-板 结晶 振荡器 电路系统 (图示 5) 能 使用 一个
inexpensive quartz 结晶 作 这 pll 涉及. 这 振荡器
电路 是 使能 用 设置 r1_db12 高. 它 是 使能 用
default 在 电源-向上 和 是 无能 用 bringing ce 低. errors
在 这 结晶 能 是 corrected 使用 这 自动 频率
控制 (看 这 afc 部分) 特性 或者 用 调整 这
fractional-n 值 (看 这 n 计数器 部分). 一个 单独的-结束
涉及 (tcxo, cxo) 能 也 是 使用. 这 cmos 水平
应当 是 应用 至 osc2 和 r1_db12 设置 低.
OSC1
CP1CP2
OSC2
01975-prg-005
图示 5. 振荡器 电路 在 这 adf7020
二 并行的 resonant 电容 是 必需的 为 振动 在
这 准确无误的 频率; 它们的 值 是 依赖 在 这 结晶
规格. 它们 应当 是 选择 所以 那 这 序列 值 的
电容 增加 至 这 pcb 追踪 电容 adds 向上 至 这
加载 电容 的 这 结晶, 通常地 20 pf. 追踪 电容
值 相异 从 2 pf 至 5 pf, 取决于 在 板 布局.
在哪里 可能, choose 电容 那 有 一个 非常 低
温度 系数 至 确保 稳固的 频率 运作
在 所有 情况.
clkout 分隔物 和 缓存区
这 clkout 电路 takes 这 涉及 时钟 信号 从 这
振荡器 部分, 显示 在 图示 5, 和 供应 一个 分隔-
向下 50:50 mark-空间 信号 至这 clkout 管脚. 一个 甚至
分隔 从 2 至 30 是 有. 这个 分隔 号码 是 设置 在
r1_db(8:11). 在 电源-向上, 这 clkout defaults 至
分隔-用-8.
DV
DD
CLK
输出
使能 位
CLK
输出
OSC1
分隔物
1 至 15
01975-prg-006
÷
2
图示 6. clk
输出
平台
至 使不能运转 clkout, 设置 这 分隔 号码 至 0. 这 输出
缓存区 能 驱动 向上 至 一个 20 pf 加载 和 一个 10% 上升 时间 在
4.8 mhz. faster edges 能 结果 在 一些 spurious feedthrough
至 这 输出. 一个 小 序列 电阻 (50 Ω) 能 是 使用 至 慢
这 时钟 edges 至 减少 这些 spurs 在 f
CLK
.
r 计数器
这 3-位 r 计数器 divides 这 涉及 输入 频率 用 一个
integer 从 1 至 7. 这 分隔-向下 信号 是 提交 作 这
涉及 时钟 至 这 阶段 频率 探测器 (pfd). 这
分隔 比率 是 设置 在 寄存器 1. maximizing 这 pfd 频率
减少 这 n 值. 这个 减少 这 噪音 multiplied 在 一个 比率
的 20 log(n) 至 这 输出, 作 好 作 减少 occurrences 的
spurious 组件. 这 r 寄存器 defaults 至 r = 1 在
电源-向上:
PFD
[hz] =
xtal/r
muxout 和 锁 发现
这 muxout 管脚 准许 这 用户 至 进入 各种各样的 数字的
点 在 这 adf7020. 这 状态 的 muxout 是 控制 用
位 r0_db(29:31).
调整器 准备好
调整器 准备好 是 这 default 设置 在 muxout 之后
这 transceiver 有 被 powered 向上. 这 电源-向上 时间 的 这
调整器 是 典型地 50 µs. 因为 这 串行 接口 是
powered 从 这 调整器, 这 调整器 必须 是 在 它的 名义上的
电压 在之前 这 adf7020 能 是 编写程序. 这 状态 的
这 调整器 能 是 监控 在 muxout. 当 这
调整器 准备好 信号 在 muxout 是 高,
程序编制 的 这 adf7020 能 begin.
调整器 准备好
数字的 锁 发现
相似物 锁 发现
r 计数器 输出
n 计数器 输出
pll 测试 模式
Σ
-
∆
测试 模式
MUX 控制
DGND
DV
DD
MUXOUT
01975-prg-007
图示 7. muxout 电路
数字的 锁 发现
数字的 锁 发现 是 起作用的 高. 这 锁 发现 电路 是
located 在 这 pfd. 当 这 阶段 错误 在 five consecutive
循环 是 较少 比 15 ns, 锁 发现 是 设置 高. 锁 发现
仍然是 高 直到 25 ns 阶段 错误 是 发现 在 这 pfd.
因为 非 外部 组件 是 需要 为 数字的 锁
发现, 它 是 更多 widely 使用 比 相似物 锁 发现.
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