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rev. b
–13–
ADuC824
参数 最小值 最大值 单位 图示
I
2
c-兼容 接口 定时
t
L
sclock 低 pulsewidth 4.7
µ
s7
t
H
sclock 高 pulsewidth 4.0
µ
s7
t
SHD
开始 情况 支撑 时间 0.6
µ
s7
t
DSU
数据 建制 时间 100
µ
s7
t
DHD
数据 支撑 时间 0.9
µ
s7
t
RSU
建制 时间 为 重复的 开始 0.6
µ
s7
t
PSU
停止 情况 建制 时间 0.6
µ
s7
t
BUF
总线 自由 时间 在 一个 停止 1.3
µ
s7
情况 和 一个 开始 情况
t
R
上升 时间 的 两个都 sclock 和 sdata 300 ns 7
t
F
下降 时间 的 两个都 sclock 和 sdata 300 ns 7
t
SUP
*
pulsewidth 的 尖刺 suppressed 50 ns 7
*
输入 过滤 在 两个都 这 sclock 和 sdata 输入 抑制 噪音 尖刺 较少 比 50 ns.
sdata (i/o)
停止
情况
ACK MSB
sclk (i)
t
PSU
t
SHD
t
DSU
t
DHD
t
SUP
t
H
t
DSU
t
DHD
t
RSU
t
F
t
R
t
F
t
R
t
L
t
BUF
开始
情况
t
SUP
LSB
MSB
1 2-7
8
PS
9
s(r)
重复的
开始
1
图示 7. I
2
c-兼容 接口 定时

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rev. b –13– ADuC824 参数最小值最大值单位图示 I 2 c-兼容接口定时 t L sclock 低 pulsewidth 4.7 µ s7 t H sclock 高 pulsewidth 4.0 µ s7 t SHD 开始情况支撑时间 0.6 µ s7 t DSU 数据建制时间 100 µ s7 t DHD 数据支撑时间 0.9 µ s7 t RSU 建制时间为重复的开始 0.6 µ s7 t PSU 停止情况建制时间 0.6 µ s7 t BUF 总线自由时间在一个停止 1.3 µ s7 情况和一个开始情况 t R 上升时间的两个都 sclock 和 sdata 300 ns 7 t F 下降时间的两个都 sclock 和 sdata 300 ns 7 t SUP * pulsewidth 的尖刺 suppressed 50 ns 7 * 输入过滤在两个都这 sclock 和 sdata 输入抑制噪音尖刺较少比 50 ns. sdata (i/o) 停止情况 ACK MSB sclk (i) t PSU t SHD t DSU t DHD t SUP t H t DSU t DHD t RSU t F t R t F t R t L t BUF 开始情况 t SUP LSB MSB 1 2-7 8 PS 9 s(r) 重复的开始 1 图示 7. I 2 c-兼容接口定时

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