ADV7181B
rev. 0 | 页 16 的 96
使能 subcarrier 频率 锁 管脚
en_sfl_管脚 地址 0x04 [1]
这 en_sfl_管脚 位 使能 这 输出 的 subcarrier 锁
信息 (也 知道 作 genlock) 从 这 adv7181b
核心 至 一个 encoder 在 一个 decoder-encoder 后面的-至-后面的
arrangement.
当 en_sfl_管脚 是 0 (default), 这 subcarrier 频率 锁
输出 是 无能.
当 en_sfl_管脚 是 1, 这 subcarrier 频率 锁
信息 是 提交 在 这 sfl 管脚.
极性 llc 管脚
pclk 地址 0x37 [0]
这 极性 的 这 时钟 那 leaves 这 adv7181b 通过 这 llc
管脚 能 是 inverted 使用 这 pclk 位.
changing 这 极性 的 这 llc 时钟 输出 将 是
需要 至 满足 这 建制-和-支撑 时间 expectations 的
follow-在 碎片.
当 pclk 是 0, 这 llc 输出 极性 是 inverted.
当 pclk 是 1 (default), 这 llc 输出 极性 是 正常的
(作 每 这 定时 图解).
: 点此下载
