ADV7183A
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驱动 力量 选择 (时钟)
dr_str_c[1:0] 地址 0x0e, [3:2]
这 dr_str_c[1:0] 位 能 是 使用 至 选择 这 力量 的
这 时钟 信号 输出 驱动器 (llc 管脚). 为 更多 信息,
谈及 至 这 下列的 sections:
•
驱动 力量 选择 (同步)
•
驱动 力量 选择 (数据)
表格 21. dr_str 函数
dr_str[1:0] 描述
00 低 驱动 力量 (1×).
01* 中等 低 驱动 力量 (2×).
10 中等 高 驱动 力量 (3×).
11 高 驱动 力量 (4×).
*default 值.
驱动 力量 选择 (同步)
dr_str_s[1:0] 地址 0x0e, [1:0]
这 dr_str_s[1:0] 位 准许 这 用户 至 选择 这 力量 的
这 同步 信号 和 这个 hs, vs, 和 f 是
驱动. 为 更多 信息, 谈及 至 这 下列的 sections:
•
驱动 力量 选择 (时钟)
•
驱动 力量 选择 (数据)
表格 22. dr_str 函数
dr_str[1:0] 描述
00 低 驱动 力量 (1×).
01* 中等 低 驱动 力量 (2×).
10 中等 高 驱动 力量 (3×).
11 高 驱动 力量 (4×).
*default 值.
使能 subcarrier 频率 锁 管脚
en_sfl_管脚 地址 0x04, [1]
这 subcarrier 频率 锁 管脚 (sdp, 输出 仅有的) 有 一个
翻倍 函数: 它 能 也 输出 raw 同步-related 信息
(sogout). 这 en_sfl_管脚 位 使能 这 输出 的
subcarrier 锁 信息 (也 知道 作 genlock) 从 这
sdp 核心 至 一个 encoder 在 一个 解码器-encoder 后面的-至-后面的
arrangement.
表格 23. en_sfl_管脚
en_sfl_管脚 描述
0* subcarrier 频率 锁 输出 是 无能.
1
subcarrier 频率 锁 信息 是
提交 在 这 sfl 管脚.
*default 值.
极性 llc 管脚
pclk 地址 0x37, [0]
这 极性 的 这 时钟 那 leaves 这 adv7183a 通过 这
llc1 和 llc2 管脚 能 是 inverted 使用 这 pclk 位. 便条
那 这个 倒置 affects 这 时钟 为 sdp.
changing 这 极性 的 这 llc 时钟 输出 将 是
需要 至 满足 这 建制-和-支撑 时间 expectations 的
follow-在 碎片.
便条 那 这个 位 也 inverts 这 极性 的 这 llc2 时钟.
表格 24. pclk 函数
pclk 描述
0 invert llc 输出 极性.
1*
llc 输出 极性 normal (作 每 这 定时
图解)
*default 值.
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