十一月 1, 2002
Am42BDS640AG 13
初步的
flash 设备 总线 行动
(所需的)东西 为 异步的 读
运作 (非-burst)
至 读 数据 从 这 记忆 排列, 这 系统 必须
第一 assert 一个 有效的 地址 在 a21–a0, 当 驱动
avd# 和 ce# 至 v
IL
. we# 应当 仍然是 在 v
IH
. 这
rising 边缘 的 avd# latches 这 地址. 这 数据 将
呈现 在 dq15–dq0. 自从 这 记忆 排列 是
分隔 在 四 banks, 各自 bank 仍然是 使能 为
读 进入 直到 这 command 寄存器 内容 是
改变.
地址 进入 时间 (t
ACC
) 是 equal 至 这 延迟 从
稳固的 地址 至 有效的 输出 数据. 这 碎片 使能
进入 时间 (t
CE
) 是 这 延迟 从 这 稳固的 地址
和 稳固的 ce# 至 有效的 数据 在 这 输出. 这 输出
使能 进入 时间 (t
OE
) 是 这 延迟 从 这 下落
边缘 的 oe# 至 有效的 数据 在 这 输出.
这 内部的 状态 机器 是 设置 为 读 排列 数据
在之上 设备 电源-向上, 或者 之后 一个 硬件 重置. 这个
确保 那 非 spurious改变 的 这 记忆
内容 occurs 在 这 电源 转变.
(所需的)东西 为 synchronous (burst)
读 运作
这 设备 是 有能力 的持续的 sequential burst
运作 和 直线的 burst 运作 的 一个 preset 长度.
当 这 设备 第一 powers 向上, 它 是 使能 为 asyn-
chronous 读 运作.
较早的 至 进去 burst 模式, 这 系统 应当 deter-
mine 如何 许多 wait states 是 desired 为 这 最初的
文字 (t
IACC
) 的 各自 burst 进入, what 模式 的 burst
运作 是 desired, 这个 边缘 的 这 时钟 将 是 这
起作用的 时钟 边缘, 和 如何 这 rdy 信号 将 transi-
tion 和 有效的 数据. 这 系统 将 然后 写 这
burst 模式 配置 寄存器 command sequence.
看“set burst 模式 配置 寄存器 command
Sequence”和“flash command definitions”为
更远 详细信息.
once 这 系统 有 写 这 “set burst 模式 con-
figuration register” command sequence, 这 设备 是
使能 为 同步的 读 仅有的.
这 最初的 文字 是 输出 t
IACC
之后 这 起作用的 边缘 的
这 第一 clk 循环. subsequent words 是 输出 t
BACC
之后 这 起作用的 边缘 的 各自 successive 时钟 循环,
这个 automatically increments 这 内部的 地址
计数器. 便条 那 这 设备 有 一个 fixed 内部的
地址 boundary 那 occurs 每 64 words, 开始
在 地址 00003fh. 在 这 时间 这 设备 是 输出-
putting 数据 在 这个 fixed 内部的 地址 boundary
(地址 00003fh, 00007fh, 0000bfh, etc.), 一个 二
循环 latency occurs 在之前 数据 呈现 为 这 next
地址 (地址 000040h, 000080h, 0000c0h, etc.).
这 rdy 输出 indicates 这个 情况 至 这 系统
用 pulsing 低. 为 标准 handshaking 设备,
那里 是 非 二 循环 latency 在 3fh 和 40h (或者
多样的 thereof). 看表格 10.
为 减少 wait-状态 handshaking 设备, 如果 这
地址 latched 是 3dh (或者 64 多样的), 一个 额外的
循环 latency occurs 较早的 至 这 最初的 进入. 如果 这
地址 latched 是 3eh (或者 64 多样的) 二 额外的
循环 latency occurs 较早的 至 这 最初的 进入 和 这 2
循环 latency 在 3fh 和 40h (或者 64 多样的) 将
不 出现. 为 3fh latched 地址 (或者 64 多样的)
三 额外的 循环 latency occurs 较早的 至 这 最初的
进入 和 这 2 循环 latency 在 3fh 和 40h
(或者 64 多样的) 将 不 出现.
这 设备 将 continue 至 输出 sequential burst
数据, wrapping 周围 至 地址 000000h 之后 它
reaches 这 最高的 addressable 记忆 location,
直到 这 系统 驱动 ce# 高, reset# 低, 或者
avd# 低 在 conjunction 和 一个 新 地址. 看
表格 1, “device 总线 行动,” 在 页 12.
如果 这 host 系统 crosses 这 bank boundary 当
读 在 burst 模式, 和 这 设备 是 不 程序-
ming 或者 erasing, 一个 二-循环 latency 将 出现 作
描述 在之上 在 这 subsequent bank. 如果 这 host
系统 crosses 这 bank boundary 当 这 设备 是
程序编制 或者 erasing, the 设备 将 提供 读
状态 信息. 这 时钟 将 是 ignored. 之后 这
host 有 完成 状态 读, 或者 这 设备 有
完成 这 程序 或者 擦掉 运作, 这 host
能 重新开始 一个 burst 运作 使用 一个 新 地址 和
AVD#pulse.
如果 这 时钟 频率 是 较少 比 6 mhz 在 一个 burst
模式 运作, 额外的 latencies 将 出现. rdy
indicates 这 长度 的 这 latency 用 pulsing 低.
8-, 16-, 和 32-文字 直线的 burst 和 wrap 周围
这 remaining 三 模式 是 的 这 直线的 wrap
周围 设计, 在 这个 一个 fixed 号码 的 words 是
读 从 consecutive 地址. 在 各自 的 这些
模式, 这 burst 地址 读 是 决定 用
这 组 在里面 这个 这 开始 地址 falls. 这
groups 是 sized 符合 至 这 号码 的 words
读 在 一个 单独的 burst sequence 为 一个 给 模式 (看
表格 2.)
表格 2. burst 地址 groups
作 一个 例子: 如果 这 开始 地址 在 这 8-文字
模式 是 39h, 这 地址 范围 至 是 读 将 是
38-3fh, 和 这 burst sequence 将 是
模式 组 大小 组 地址 范围
8-文字 8 words 0-7h, 8-fh, 10-17h, ...
16-文字 16 words 0-fh, 10-1fh, 20-2fh, ...
32-文字 32 words 00-1fh, 20-3fh, 40-5fh, ...
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