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总线 运作
这 80c88 地址/数据 总线 是 broken 在 三 部分: 这
更小的 第八 地址/数据 位 (ad0-ad7), 这 middle 第八
地址 位 (a8-a15), 和 这 upper 四 地址 位 (a16-
a19). 这 地址/数据 位 和 这 最高的 四 地址
位 是 时间 多路复用. 这个 技巧 提供 这 大多数
efficient 使用 的 管脚 在 这 处理器, permitting 这 使用 的
标准 40 含铅的 包装. 这 middle 第八 地址 位 是
不 多路复用, i.e., 它们 仍然是 有效的 全部地 各自 总线
循环. 在 增加, 这 总线 能 是 demultiplexed 在 这
处理器 和 一个 单独的 地址 获得 如果 一个 标准, nonmulti-
plexed 总线 是 desired 为 这 系统.
各自 处理器 总线 循环 组成 的 在 least 四 clk
循环. 这些 是 涉及 至 作 t1, t2, t3 和 t4. (see
图示 5). 这 地址 是 emitted 从 这 处理器 在
t1 和 数据 转移 occurs 在 这 总线 在 t3 和 t4. t2
是 使用 primarily 为 changing 这 方向 的 这 总线 在
读 行动. 在 这 事件 那 一个 “not ready” indication 是
给 用 这 addressed 设备, “wait” states (tw) 是
inserted 在 t3 和 t4. 各自 inserted “wait” 状态 是 的
这 一样 持续时间 作 一个 clk 循环. 时期 能 出现
在 80c88 驱动 总线 循环. 这些 是 涉及 至 作
“idle” states (德州仪器), 或者 inactive clk 循环. 这 处理器 使用
这些 循环 为 内部的 housekeeping.
在 t1 的 任何 总线 循环, 这 ale (地址 获得 使能)
信号 是 emitted (用 也 这 处理器 或者 这 82c88 总线
控制, 取决于 在 这 mn/
mx strap). 在 这 trailing
边缘 的 这个 脉冲波, 一个 有效的 地址 和 确实 状态 infor-
mation 为 这 循环 将 是 latched.
状态 位
s0, s1, 和 s2 是 使用 用 这 总线 控制, 在
最大 模式, 至 identify 这 类型 的 总线 transaction
符合 至 表格 2.
状态 位 s3 通过 s6 是 多路复用 和 高 顺序
地址 位 和 是 因此 有效的 在 t2 通过 t4.
s3 和 s4 表明 这个 段 寄存器 是 使用 至 这个
总线 循环 在 forming 这 地址 符合 至 表格 3.
s5 是 一个 reflection 的 这 psw 中断 使能 位. s6 是
总是 equal 至 0.
图示 18. 基本 系统 定时
(4 + nwait) = tcy
T1 T2 T3 T4TWAIT T1 T2 T3 T4TWAIT
(4 + nwait) = tcy
变得 inactive 在 这 状态
just 较早的 至 t4
a19-a16
s6-s3
a7-a0
d15-d0
有效的
a7-a0 数据 输出 (d7-d0)
READYREADY
WAIT WAIT
记忆 进入 时间
地址
状态
CLK
ALE
s2-S0
地址 数据
rd, INTA
准备好
dt/
R
DEN
WP
s6-s3
a19-a16
a15-a8
地址
a15-a8
总线 保留
为 数据 在
80C88
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