DP83905AVQB_集成电路资料查询网

40 函数的 描述
(持续)
为 这 情况 的 一个 4 文字 门槛 使用 一个 20 MHz BSCLK
tolerable latency
e
((13
b
10)
c
800)
b
(8
c
50) ns
e
2
m
s
至 阻止 一个 先进先出
underrun
一个 字节 (或者 文字) 的 数据 必须
是
增加
从 这 先进先出 在之前 这 last 字节 是 removed
因此 这 worst 情况 tolerable latency 是 这 时间 从
这 有效的 门槛 正在 reached 至 这 时间 这 last
字节 是 移除 minus 这 时间 带去 至 加载 这 第一 字节
(或者 文字) 的 数据 至 这 先进先出 在 一个 local DMA burst (8
bsclks)
tolerable latency
e
(门槛
c
时间 至 转移 字节 在 网络)
b
时间 至 fill 1st 先进先出 location
为 这 情况 的 一个 4 文字 门槛 使用 一个 20 MHz BSCLK
tolerable latency
e
(4
c
800)
b
(8
c
50) ns
e
28
m
s
这 worst 情况 latency 也 overrun 或者 underrun ulti-
mately 限制 这 整体的 latency 那 这 ATLANTIC con-
troller 能 tolerate 如果 这 标准 ISA 循环 是 shorter
比 这 worst 情况 latency 然后 非 先进先出 overruns 或者 un-
derruns 将 occur
BEGINNING 的 RECEIVE
在 这 beginning 或者 reception 这 ATLANTIC 控制
stores 全部 地址 地方 的 各自 新当选的 小包装板盒 在 这
先进先出 至 决定 whether 这 小包装板盒 matches 它的 物理的
地址 寄存器 或者 maps 至 一个 的 它的 Multicast Registers
这个 导致 这 先进先出 至 accumulate 8 bytes
Furthermore 那里 是 一些 同步 延迟 在 这
DMA PLA Thus 这 真实的 时间 那 一个 要求 至 进入
这 缓存区 内存 是 asserted 从 这 时间 这 开始 的 框架
Delimiter (sfd) 是 发现 是 78
m
s 这个 运作 affects
这 总线 latencies 在 2 字节 和 4 字节 门槛 在 这
第一 receive 要求 自从 这 先进先出 必须 是 filled 至 8 字节
(或者 4 words) 在之前 issuing 一个 要求 至 这 缓存区 RAM
终止 的 RECEIVE
当 这 终止 的 一个 小包装板盒 是 发现 用 这 ENDEC mod-
ule 这 ATLANTIC 控制 enters 它的 终止 的 小包装板盒 pro-
cessing sequence emptying 它的 先进先出 和 writing 这 状态
信息 在 这 beginning 的 这 packet 这 ATLANTIC
控制 holds 面向 这 记忆 总线 为 这 全部 se-
quence 这 longest 时间 那 local DMA 将 支撑 这 缓存区
内存 occurs 当 一个 小包装板盒 ends just 作 这 ATLANTIC
控制 执行 它的 last 先进先出 burst 这 ATLANTIC
Controller 在 这个 case 执行 一个 编写程序 burst trans-
fer followed 用 flushing 这 remaining 字节 在 这 FIFO 和
完成 用 writing 这 标头 信息 至 这 缓存区
memory 这 下列的 步伐 出现 在 这个 sequence
1 ATLANTIC 控制 issues 要求 至 进入 这
内存 因为 这 先进先出 门槛 有 被 reached
2 在 这 burst 小包装板盒 ends 结果 在 这 要求
正在 extended
3 ATLANTIC 控制 flushes remaining 字节 从
FIFO
4 ATLANTIC 控制 执行 内部的 处理 至
prepare 为 writing 这 header
5 ATLANTIC 控制 写 4-字节 (2-文字) 标头
6 ATLANTIC 控制 de-asserts 进入 至 这 缓存区
RAM
BEGINNING 的 TRANSMIT
在之前 transmitting 这 ATLANTIC 控制 执行 一个
prefetch 从 记忆 至 加载 这 FIFO 这 号码 的
字节 prefetched 是 这 编写程序 先进先出 threshold 这
next 要求 至 这 缓存区 内存 是 不 issued 直到 之后 这
ATLANTIC 控制 的确 begins transmitting data ie
之后 SFD
读 这 先进先出
如果 这 先进先出 是 读 在 正常的 运作 这 ATLANTIC
控制 将 ‘‘hang’’ 这 ISA 总线 用 deasserting CHRDY
和 从不 asserting it 这 先进先出 应当 仅有的 是 读 在
loopback diagnostics 当 它 将 运作 normally
协议 PLA
这 协议 PLA 是 有责任 为 implementing 这 IEEE
8023 protocol 包含 collision 恢复 和 随机的
backoff 这 协议 PLA 也 formats packets 在
传递 和 strips preamble 和 synch 在 recep-
tion
DMA 和 缓存区 控制 逻辑
这 DMA 和 缓存区 控制 逻辑 是 使用 至 控制 二
16-位 DMA channels 在 reception 这 Local DMA
stores packets 在 一个 receive 缓存区 ring located 在 缓存区
memory 在 传递 这 Local DMA 使用 pro-
grammed pointer 和 长度 寄存器 至 转移 一个 小包装板盒
从 local 缓存区 记忆 至 这 FIFO
一个 第二 DMA 频道 是 使用 当 这 ATLANTIC con-
troller 是 使用 在 IO 端口 mode 这个 DMA 是 使用 作 一个 从动装置
DMA 至 转移 数据 在 这 local 缓存区 记忆 和
这 host system 这 Local DMA 和 偏远的 DMA 是 在-
ternally arbitrated 和 这 Local DMA 频道 having 高-
est priority 两个都 DMA 途径 使用 一个 一般 外部 总线
时钟 至 发生 所有 必需的 总线 timing 外部 arbitration
是 执行 和 一个 标准 总线 request 总线 acknowledge
handshake protocol
在 这 shared 记忆 模式 这 偏远的 DMA 是 不 used
因为 在 这个 模式 这 系统 有 直接 readwrite 交流-
cess 至 这 缓存区 RAM
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40 函数的描述 (持续) 为这情况的一个 4 文字门槛使用一个 20 MHz BSCLK tolerable latency e ((13 b 10) c 800) b (8 c 50) ns e 2 m s 至阻止一个先进先出 underrun 一个字节 (或者文字) 的数据必须是增加从这先进先出在之前这 last 字节是 removed 因此这 worst 情况 tolerable latency 是这时间从这有效的门槛正在 reached 至这时间这 last 字节是移除 minus 这时间带去至加载这第一字节 (或者文字) 的数据至这先进先出在一个 local DMA burst (8 bsclks) tolerable latency e (门槛 c 时间至转移字节在网络) b 时间至 fill 1st 先进先出 location 为这情况的一个 4 文字门槛使用一个 20 MHz BSCLK tolerable latency e (4 c 800) b (8 c 50) ns e 28 m s 这 worst 情况 latency 也 overrun 或者 underrun ulti- mately 限制这整体的 latency 那这 ATLANTIC con- troller 能 tolerate 如果这标准 ISA 循环是 shorter 比这 worst 情况 latency 然后非先进先出 overruns 或者 un- derruns 将 occur BEGINNING 的 RECEIVE 在这 beginning 或者 reception 这 ATLANTIC 控制 stores 全部地址地方的各自新当选的小包装板盒在这先进先出至决定 whether 这小包装板盒 matches 它的物理的地址寄存器或者 maps 至一个的它的 Multicast Registers 这个导致这先进先出至 accumulate 8 bytes Furthermore 那里是一些同步延迟在这 DMA PLA Thus 这真实的时间那一个要求至进入这缓存区内存是 asserted 从这时间这开始的框架 Delimiter (sfd) 是发现是 78 m s 这个运作 affects 这总线 latencies 在 2 字节和 4 字节门槛在这第一 receive 要求自从这先进先出必须是 filled 至 8 字节 (或者 4 words) 在之前 issuing 一个要求至这缓存区 RAM 终止的 RECEIVE 当这终止的一个小包装板盒是发现用这 ENDEC mod- ule 这 ATLANTIC 控制 enters 它的终止的小包装板盒 pro- cessing sequence emptying 它的先进先出和 writing 这状态信息在这 beginning 的这 packet 这 ATLANTIC 控制 holds 面向这记忆总线为这全部 se- quence 这 longest 时间那 local DMA 将支撑这缓存区内存 occurs 当一个小包装板盒 ends just 作这 ATLANTIC 控制执行它的 last 先进先出 burst 这 ATLANTIC Controller 在这个 case 执行一个编写程序 burst trans- fer followed 用 flushing 这 remaining 字节在这 FIFO 和完成用 writing 这标头信息至这缓存区 memory 这下列的步伐出现在这个 sequence 1 ATLANTIC 控制 issues 要求至进入这内存因为这先进先出门槛有被 reached 2 在这 burst 小包装板盒 ends 结果在这要求正在 extended 3 ATLANTIC 控制 flushes remaining 字节从 FIFO 4 ATLANTIC 控制执行内部的处理至 prepare 为 writing 这 header 5 ATLANTIC 控制写 4-字节 (2-文字) 标头 6 ATLANTIC 控制 de-asserts 进入至这缓存区 RAM BEGINNING 的 TRANSMIT 在之前 transmitting 这 ATLANTIC 控制执行一个 prefetch 从记忆至加载这 FIFO 这号码的字节 prefetched 是这编写程序先进先出 threshold 这 next 要求至这缓存区内存是不 issued 直到之后这 ATLANTIC 控制的确 begins transmitting data ie 之后 SFD 读这先进先出如果这先进先出是读在正常的运作这 ATLANTIC 控制将 ‘‘hang’’ 这 ISA 总线用 deasserting CHRDY 和从不 asserting it 这先进先出应当仅有的是读在 loopback diagnostics 当它将运作 normally 协议 PLA 这协议 PLA 是有责任为 implementing 这 IEEE 8023 protocol 包含 collision 恢复和随机的 backoff 这协议 PLA 也 formats packets 在传递和 strips preamble 和 synch 在 recep- tion DMA 和缓存区控制逻辑这 DMA 和缓存区控制逻辑是使用至控制二 16-位 DMA channels 在 reception 这 Local DMA stores packets 在一个 receive 缓存区 ring located 在缓存区 memory 在传递这 Local DMA 使用 pro- grammed pointer 和长度寄存器至转移一个小包装板盒从 local 缓存区记忆至这 FIFO 一个第二 DMA 频道是使用当这 ATLANTIC con- troller 是使用在 IO 端口 mode 这个 DMA 是使用作一个从动装置 DMA 至转移数据在这 local 缓存区记忆和这 host system 这 Local DMA 和偏远的 DMA 是在- ternally arbitrated 和这 Local DMA 频道 having 高- est priority 两个都 DMA 途径使用一个一般外部总线时钟至发生所有必需的总线 timing 外部 arbitration 是执行和一个标准总线 request 总线 acknowledge handshake protocol 在这 shared 记忆模式这偏远的 DMA 是不 used 因为在这个模式这系统有直接 readwrite 交流- cess 至这缓存区 RAM 18

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