adsp-bf531/adsp-bf532/adsp-bf533
rev. 0 | 页 13 的 56 | march 2004
alternatively, 因为 这 adsp-bf531/2/3 处理器 包含
一个 在-碎片 振荡器 电路, 一个外部 结晶 将 是 使用.
这 结晶 应当 是 connected 横过 这 clkin 和 xtal
管脚, 和 二 电容 连接 作 显示 在图示 8.
电容 值 是 依赖 在结晶 类型 和 应当 是
指定 用 这 结晶 生产者. 一个 并行的-resonant,
基本的 频率, microprocessor-等级 结晶 应当 是
使用.
作 显示 在图示 9 在 页 13, 这 核心 时钟 (cclk) 和
系统 附带的 时钟 (sclk) 是 获得 从 这 输入
时钟 (clkin) 信号. 一个 在-碎片 pll 是 有能力 的 乘以
这 clkin 信号 用 一个 用户 programmable 1x 至 63x multiplica-
tion 因素 (bounded 用 指定 最小 和 最大
vco 发生率). 这 default 乘法器 是 10x, 但是 它 能 是
修改 用 一个 软件 instruction sequence. 在-这-fly fre-
quency 改变 能 是 effected用 simply writing 至 这
pll_div 寄存器.
所有 在-碎片 peripherals 是 clocked 用 这 系统 时钟 (sclk).
这 系统 时钟 频率 是 可编程序的 用 意思 的 这
ssel3–0 位 的 这 pll_div register. 这 值 编写程序
在 这 ssel 地方 定义 一个 分隔 比率 在 这 pll 输出
(vco) 和 这 系统 时钟. sclk 分隔物 值 是 1 通过
15.表格 6illustrates 典型 系统 时钟 ratios.
这 最大 频率 的 这 系统 时钟 是 f
SCLK
. 便条 那
这 divisor 比率 必须 是 选择至 限制 这 系统 时钟 fre-
quency 至 它的 最大 的 f
SCLK
. 这 ssel 值 能 是 changed
dynamically 没有 任何 pll lock latencies 用 writing 这
适合的 值 至 这 pll divisor 寄存器 (pll_div).
这 核心 时钟 (cclk) frequency 能 也 是 dynamically
changed 用 意思 的 这 csel1–0位 的 这 pll_div 寄存器.
supported cclk 分隔物 ratios 是1, 2, 4, 和 8, 作 显示 在
表格 7. 这个 可编程序的 核心 clock 能力 是 有用的 为
快 核心 频率 修改.
booting 模式
这 adsp-bf531/2/3 处理器 has 二 mechanisms (列表 在
表格 8) 为 automatically 加载 内部的 l1 操作指南 mem-
ory 之后 一个 重置. 一个 第三 模式 是 提供 至 execute 从
外部 记忆, bypassing 这 激励 sequence.
图示 8. 外部结晶 连接
图示 9. 频率 修改 方法
CLKIN
CLKOUTXTAL
PLL
0. 5
×
-64
×
÷1:15
÷1,2,4,8
VCO
SCLK
≤
CCLK
SCLK
≤
133 MHZ
CLKIN
“FINE” 调整
RE QUI RES PLL SEQ UENCING
“COARSE” 调整
在-这-fly
CCLK
SCLK
表格 6. 例子 系统 时钟 ratios
信号 名字
SSEL3–0
分隔物 比率
vco/sclk
例子 频率 ratios
(mhz)
VCO SCLK
0001 1:1 100 100
0011 3:1 400 133
1010 10:1 500 50
表格 7. 核心 时钟 ratios
信号 名字
CSEL1–0
分隔物 比率
vco/cclk
例子 频率 ratios
VCO CCLK
00 1:1 300 300
01 2:1 300 150
10 4:1 500 125
11 8:1 200 25
表格 8. booting 模式
BMODE1–0 描述
00 execute 从 16-位 外部 记忆 (绕过
激励 只读存储器)
01 激励 从 8-位 或者 16-位 flash
10 保留
11 激励 从 spi 串行 可擦可编程只读存储器 (8-, 16-, 或者 24-位
地址 范围)
: 点此下载
