4 meg x 4 edo dram micron 技术, inc., reserves 这 正确的 至 改变 产品 或者 规格 没有 注意.
d47.pm5 – rev. 3/97
1997, micron 技术, 公司
10
4 meg x 4
edo dram
技术, 公司
注释
1. 所有 电压 关联 至 v
SS
.
2. 这 最小 规格 是 使用 仅有的 至 表明
循环 时间 在 这个 恰当的 运作 在 这 全部
温度 范围 (0˚c
≤
T
一个
≤
70˚c) 是 保证.
3. 一个 最初的 pause 的 100
µ
s 是 必需的 之后 电源-向上,
followed 用 第八 ras# refresh 循环 (ras#-仅有的
或者 cbr 和 we# 高), 在之前 恰当的 设备
运作 是 保证. 这 第八 ras# 循环 wake-ups
应当 是 重复的 任何 时间 这
t
ref refresh
必要条件 是 超过.
4. nc 管脚 是 assumed 至 是 left floating 和 是 不
测试 为 泄漏.
5. I
CC
是 依赖 在 输出 加载 和 循环 比率.
指定 值 是 得到 和 最小 循环
时间 和 这 输出 打开.
6. column 地址 changed once 各自 循环.
7. 使能 在-碎片 refresh 和 地址 counters.
8. 这个 参数 是 抽样. v
CC
= v
CC
最小值
; f = 1 mhz.
9. 交流 特性 假设
t
t = 2.5ns.
10. V
IH
(最小值) 和 v
IL
(最大值) 是 涉及 水平 为
测量 定时 的 输入 信号. 转变 时间
是 量过的 在 v
IH
和 v
IL
(或者 在 v
IL
和 v
IH
).
11. 在 增加 至 meeting 这 转变 比率 specifica-
tion, 所有 输入 信号 必须 transit 在 v
IH
和
V
IL
(或者 在 v
IL
和 v
IH
) 在 一个 monotonic manner.
12. 量过的 和 一个 加载 相等的 至 二 ttl 门
和 100pf; 和 v
OL
= 0.8v 和 v
OH
= 2v.
13.
t
wcs,
t
rwd,
t
awd 和
t
cwd 是 不 restrictive
运行 参数.
t
wcs 应用 至 early
写 循环.
t
rwd,
t
awd 和
t
cwd 应用 至
读-modify-写 循环. 如果
t
WCS
≥
t
WCS
(最小值), 这 循环 是 一个 early 写 循环 和 这
数据 输出 将 仍然是 一个 打开 电路 全部地
这 全部 循环. 如果
t
wcs <
t
wcs (最小值) 和
t
RWD
≥
t
rwd (最小值),
t
AWD
≥
t
awd (最小值) 和
t
CWD
≥
t
cwd (最小值), 这 循环 是 一个 读-modify-写
和 这 数据 输出 将 包含 数据 读 从 这
选择 cell. 如果 neither 的 这 在之上 情况 是 符合,
这 状态 的 数据-输出 是 indeterminate. oe# 使保持 高
和 we# 带去 低 之后 cas# 变得 低 结果 在
一个 late 写 (oe#-控制) 循环.
t
wcs,
t
rwd,
t
cwd 和
t
awd 是 不 适用 在 一个 late
写 循环.
14. 需要 那
t
aa 和
t
rac 是 不 violated.
15. 如果 cas# 是 低 在 这 下落 边缘 的 ras#, q 将 是
maintained 从 这 previous 循环. 至 initiate 一个 新
循环 和 clear 这 数据-输出 缓存区, cas# 必须 是
搏动 高 为
t
cp.
16. 这些 参数 是 关联 至 cas# leading
边缘 在 early 写 循环 和 we# leading 边缘
在 late 写 或者 读-modify-写 循环.
17. 如果 oe# 是 系 permanently 低, late 写 或者
读-modify-写 行动 是 不 permis-
sible 和 应当 不 是 attempted. additionally, we#
必须 是 搏动 在 cas# 高 时间 在 顺序 至
放置 i/o 缓存区 在 高-z.
18. late 写 和 读-modify-写 循环
必须 有 两个都
t
od 和
t
oeh 符合 (oe# 高
在 写 循环) 在 顺序 至 确保 那 这
输出 缓存区 将 是 打开 在 这 写 循环.
这 dqs 将 提供 这 先前 读 数据 如果
cas# 仍然是 低 和 oe# 是 带去 后面的 低
之后
t
oeh 是 符合. 如果 cas# 变得 高 较早的 至 oe#
going 后面的 低, 这 dqs 将 仍然是 打开.
19. 需要 那
t
aa 和
t
cac 是 不 violated.
20.
t
止 (最大值) 定义 这 时间 在 这个 这 输出
achieves 这 打开 电路 情况 和 是 不
关联 至 v
OH
或者 v
OL
. 它 是 关联 从 这
rising 边缘 的 ras# 或者 cas#, whichever occurs last.
21. 这
t
rad (最大值) 限制 是 非 变长 指定.
t
RAD
(最大值) 是 指定 作 一个 涉及 要点 仅有的. 如果
t
rad 是 更好 比 这 指定
t
rad (最大值)
限制, 然后 进入 时间 是 控制 exclusively 用
t
aa (
t
rac 和
t
cac 非 变长 应用). 和 或者
没有 这
t
rad (最大值) 限制,
t
aa,
t
rac 和
t
CAC
必须 总是 是 符合.
22. 这
t
rcd (最大值) 限制 是 非 变长 指定.
t
RCD
(最大值) 是 指定 作 一个 涉及 要点 仅有的. 如果
t
rcd 是 更好 比 这 指定
t
rcd (最大值)
限制, 然后 进入 时间 是 控制 exclusively 用
t
cac (
t
rac [min] 非 变长 应用). 和 或者
没有 这
t
rcd 限制,
t
aa 和
t
cac 必须 总是
是 符合.
23. 也
t
rch 或者
t
rrh 必须 是 satisfied 为 一个 读
循环.
24. 一个 hidden refresh 将 也 是 执行 之后
一个 写 循环. 在 这个 情况, we# 是 低 和
oe# 是 高.
25.这 refresh 时期 是 扩展 从 32ms (2k refresh)
或者 64ms (4k refresh) 至 128ms (两个都 2k 和 4k
refreshes). 为 4k refresh,
t
rc = 31.25
µ
s (128ms/
4,096 rows = 31.25
µ
s) 和 为 2k refresh,
t
rc = 62.5
µ
s
(128ms/2,048 rows = 62.5
µ
s).
: 点此下载
