adsp-2191m
–20– rev. 0
定时 规格
这个 部分 包含 定时 信息 为 这 dsp’s 外部信号. 使用 这 精确的 信息 给. 做 不 attempt 至 derive
参数 从 这 增加 或者 subtraction 的 其它 information. 当 增加 或者 subtraction 将 yield meaningful 结果为 一个
单独的 设备, 这 值 给 在 这个 数据手册 反映 statistical 变化 和 worst 具体情况. consequently, 参数不能 是
增加 meaningfully 至 derive 变长 时间.
切换 特性
具体说明 如何 这 处理器 改变 它的 signals. 非 控制 是 可能 在 th是 定时; 电路系统 外部 至 这
处理器 必须 是 设计 为 兼容性 和 这些 信号 characteristics. 切换 特性 表明 what 这 processor
将 做 在 一个 给 circumstance. 切换 特性 能 也是 使用 至 确保 那 任何 定时 必要条件 的 一个 设备 connected
至 这 处理器 (此类 作 记忆) 是 satisfied.
定时 (所需的)东西
应用 至 信号 那 是 控制 用 电路系统 外部至 这 处理器, 此类 作 这 数据 输入 为 一个 读
运作.定时 (所需的)东西 保证 那 这处理器 运作 correctly 和 其它 设备.
时钟 在 和 时钟 输出 循环 定时
表格 9和图示 8describe 时钟 和 重置 行动. 结合体 的clkin 和 时钟 multipliers 必须 不 选择 核心/periph-
eral clocks 在 excess 的 160/80 mhz 为 商业的 等级 和 140/70 mhz 为 工业的 等级, 当 这 附带的 时钟 比率 是
一个-half 这 核心 时钟 比率. 如果 这 附带的 时钟 比率 是 equal 至 这 核心 时钟 比率, 这 最大 附带的 时钟 比率 is 80 mhz
为 两个都 商业的 和 工业的等级 部分. 这 附带的 时钟 是 有提供的 至 这 clkout 管脚.
当 changing 从 绕过 模式 至 pll 模式,准许 512 hclk 循环 为 这 pll 至 stabilize.
表格 9. 时钟 在 和 时钟 输出 循环 定时
参数 最小值 最大值 单位
切换 特性
t
CKOD
clkout 延迟 从 clkin 0 5.8 ns
t
CKO
clkout 时期
1
1
clkout jitter 能 是 作 好 作 8 ns when clkout 频率 是 较少 比 20 mhz. 为 frequencies 更好 比 20 mhz, jitter 是较少 比 1 ns.
12.5 ns
定时 (所需的)东西
t
CK
clkin 时期
2,
3
2
在 时钟 乘法器 模式 和 msel6–0 设置 为 1:1 (或者 clkin=cclk), t
CK
=t
CCLK
.
3
在 绕过 模式, t
CK
=t
CCLK
.
10 200 ns
t
CKL
clkin 低 脉冲波 4.5 ns
t
CKH
clkin 高 脉冲波 4.5 ns
t
WRST
重置
asserted pulsewidth 低 200t
CLKOUT
ns
t
MSS
mselx/绕过 稳固的 在之前
重置
deasserted 建制 40 µs
t
MSH
mselx/绕过 稳固的 之后
重置
deasserted 支撑 1000 ns
t
MSD
mselx/绕过 稳固的 之后
重置
Asserted 200 ns
t
PFD
标记 输出 使不能运转 时间 之后
重置
Asserted 10 ns
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