这个 信息 应用 至 一个 产品 下面 开发. 它的 特性 和 规格 是 主题 至 改变 和-
输出 注意. 相似物 设备 假设 非 obligation 关于 future 制造 除非 否则 agreed 至 在 writing.
11rev. pra
为 电流 信息 联系 相似物 设备 在 800/262-5643
adsp-2195九月 2001
这 函数的 模式 选择 用 hpcr [7:6] 是 作 跟随
(假设 起作用的 高 信号):
•
ack 模式
—acknowledge 是 起作用的 在 strobes; hack
变得 高 从 这 leading 边缘 的 这 strobe 至 表明
当 这 进入 能 完全. 之后 这 host 样本 这
hack 起作用的, 它 能 完全 这 进入 用 removing 这
strobe.这 host 端口 然后 removes 这 hack.
•
准备好 模式
—Re 一个d y 一个c t i ve o n st r o b e s, goe s l owt oi n s er t
wait 状态 在 这 进入.如果 这 host 端口 能 不
完全 这 进入, 它 de-asserts 这 hack/准备好
线条. 在 这个 情况, 这 host 有 至 扩展 这 进入 用
keeping 这 strobe asserted. 当 这 host 样本 这
hack asserted, 它 能 然后 proceed 和 完全 这
进入 用 de-asserting 这 strobe.
当 在 地址 循环 控制 (acc) 模式 和 这 ack
或者 准备好 acknowledge 模式, 这 hack 是 returned 起作用的
为 任何 地址 循环.
host 端口 碎片 选择
那里 是 二 碎片-选择 信号 有关联的 和 这 host
Port:HCMS
和 hcioms. 这 host 碎片 记忆
选择 (hcms
) lets 这 host 选择 这 dsp 和 直接地
进入 这 dsp’s 内部的/external 记忆 空间 或者 激励
memory 空间. 这 host 碎片 i/o memory 选择
(hcioms
) lets 这 host 选择 这 dsp 和 直接地 进入
这 dsp’s 内部的 i/o 记忆 空间.
在之前 开始 一个 直接 进入, 这 host configures host
端口 接口 寄存器, specifying 这 宽度 的 外部 数据
总线 (8- 或者 16-位) 和 这 目标 地址 页 (在 这 ijpg
寄存器). 这 dsp 发生 这 需要 memory 选择
信号 在 这 进入, 为基础 在 这 目标 地址. 这
host 端口 接口 结合 这 数据 从 一个, 二, 或者
三 consecutive host accesses (向上 至 一个 24-位 值) 在
一个 单独的 dma 总线 进入 至 prefetch host 直接 读 或者 至
邮递 直接 写. 在 组装 的 大 words, 这 host
端口 接口 asserts ack 为 各自 字节 进入 那 做
不 开始 一个 读 或者 完全 一个 写. 否则, 这 host
端口 接口 asserts ack 当 它 有 完成 这
memory 进入 successfully.
dsp 串行 ports (sports)
这 adsp-2195 包含 三 完全 同步的
串行 端口 (sport0, sport1, 和 sport2) 为 串行
和 multiprocessor communications. 这 sports
支持 这 下列的 特性:
• 双向的 operation—each sport 有 独立
transmit 和 receive 管脚.
• 缓冲 (8-深的) transmit 和 receive ports—each 端口
有 一个 数据 寄存器 为 transferring 数据 words 至 和 从
其它 dsp 组件 和 变换 寄存器 为 shifting 数据
在 和 输出 的 这 数据 寄存器.
• clocking—each transmit 和 receive 端口 能 也 使用
一个 外部 串行 时钟 (
≤
75 mhz) 或者 发生 它的 自己的,
在 发生率 ranging 从 1144 hz 至 75 mhz.
• 文字 length—each sport 支持 串行 数据 words
从 3 至 16 位 在 长度 transferred 在 big endian
(msb) 或者 little endian (lsb) format.
• framing—each transmit 和 receive 端口 能 run 和 或者
没有 框架 同步 信号 为 各自 数据 文字. 框架 同步
信号 能 是 发生 内部 或者 externally, 起作用的
高 或者 低, 和 和 也 的 二 pulsewidths 和 early
或者 late 框架 同步.
• companding 在 hardware—each sport 能 执行
一个-law 或者 µ-law companding 符合 至 itu recommen-
dation g.711. companding 能 是 选择 在 这
transmit 和/或者 receive 频道 的 这 sport 没有
额外的 latencies.
• dma 行动 和 单独的-循环 overhead—each
sport 能 automatically receive 和 transmit 多样的
缓存区 的 记忆 数据, 一个 数据 文字 各自 dsp 循环.
也 这 dsp’s 核心 或者 一个 host 处理器 能 link 或者 chain
sequences 的 dma transfers 在 一个 sport 和
记忆. 这 chained dma 能 是 dynamically allocated
和 updated 通过 这 dma descriptors (dma
转移 参数) 那 设置 向上 这 chain.
• interrupts—each transmit 和 receive 端口 发生 一个
中断 在之上 完成 这 转移 的 一个 数据 文字 或者
之后 transferring 一个 全部 数据 缓存区 或者 缓存区 通过
dma.
• multichannel capability—each sport 支持 这
h.100 标准.
串行 附带的 接口 (spi) 端口
这 dsp 有 二 spi-兼容 端口 那 使能 这 dsp
至 communicate 和 多样的 spi-兼容 设备.
这些 端口 是 多路复用 和 sport2, 所以 也
sport2 或者 这 spi 端口 是 起作用的, 取决于 在 这 状态
的 这 opmode 管脚 在 硬件 重置.
这 spi 接口 使用 三 管脚 为 transferring 数据: 二
数据 管脚 (主控 输出-从动装置 输入, mosix, 和 主控
输入-从动装置 输出, misox) 和 一个 时钟 管脚 (串行 clock,
sckx). 二 spi 碎片 选择 输入 管脚 (spissx
) let 其它
spi 设备 选择 这 dsp, 和 fourteen spi 碎片 选择
输出 管脚 (spixsel7–1) let 这 dsp 选择 其它 spi
设备. 这 spi 选择 管脚 是 reconfigured 可编程序的
标记 管脚. 使用 这些 管脚, 这 spi 端口 提供 一个 全部
duplex, 同步的 串行 接口, 这个 supports 两个都
主控 和 从动装置 模式 和 multimaster 环境.
各自 spi 端口’s 波特 比率 和 时钟 阶段/polarities 是
可编程序的 (看图示 4), 和 各自 有 一个 整体的
dma 控制, configurable 至 支持 两个都 transmit 和
receive 数据 streams. 这 spi’s dma 控制 能 仅有的
维护 unidirectional accesses 在 任何 给 时间.
图示 4. spi 时钟 比率 计算
spi 时钟 比率
HCLK
2
SPIBAUD
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