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cd22354a, cd22357a
函数的 描述
电源 供应 sequencing
做 不 应用 输入 信号 或者 加载 在 输出 在之前 powering
向上 V
CC
供应. 小心 必须 是 带去 至 确保 那 D
X
管脚
变得 在 一般 后面的 平面 (和 其它 D
X
管脚 从 其它
碎片). D
X
管脚 不能 驱动 >50ma 在之前 电源-向上. 这个
将 导致 这 部分 至 获得 向上.
电源-向上
当 电源 是 first 应用, 这 电源-在 重置 电路系统 ini-
tializes 这 CODEC 和 places 它 在 一个 电源-向下 模式.
当 这 CODEC returns 至 一个 起作用的 状态 从 这 电源-
向下 模式, 这 receive 输出 是 muted briefly 至 降低
转变-在 “click”.
至 电源 向上 这 设备, 那里 是 二 方法 有.
1. 一个 logical 零 在 MCLK
R
/pdn 将 电源 向上 这 设备,
提供 fs
X
或者 fs
R
脉冲 是 呈现.
2. alternatively, 一个 时钟 (mclk
R
) 必须 是 应用 至 MCLK
R
/
PDN和 fs
X
或者 fs
R
脉冲 必须 是 呈现.
电源-向下
二 电源-向下 模式 是 有.
1. 一个 logical 1 在 MCLK
R
/pdn, 之后 大概 0.5ms, 将
电源 向下 这 设备.
2. alternatively, 支撑 两个都 FS
X
和 FS
R
continuously 低,
这 设备 将 电源 向下 大概 0.5ms 之后 这
last fs
X
或者 fs
R
脉冲波.
同步的 运作
(transmit 和 Receive Sections 使用 这 一样 主控
时钟)
这 一样 主控 时钟 和 位-时钟 应当 是 使用 为 这
receive 和 transmit sections. MCLK
X
(管脚 9) 是 使用 至 pro-
vide 这 主控 时钟 为 这 transmit 部分; 这 receive
部分 将 使用 这 一样 主控 时钟 如果 这 MCLK
R
/pdn
(管脚 8) 是 grounded (同步的 运作), 或者 在 V+
(电源-向下 模式). MCLK
R
/pdn 将 是 clocked 仅有的 如果 一个
时钟 是 提供 在 BCLK
R
/clksel (管脚 7) 作 在 asynchro-
nous 运作.
这 BCLK
X
(管脚 10) 是 使用 至 提供 这 位 时钟 至 这
transmit 部分. 在 同步的 运作, 这个 位 时钟 是
也 使用 为 这 receive 部分 如果 MCLK
R
/pdn (管脚 8) 是
grounded. BCLK
R
/clksel (管脚 7) 是 然后 使用 至 选择 这
恰当的 内部的 频率 分隔 为 1.544mhz, 1.536mhz
或者 2.048mhz 运作 (看 表格 在下). 为 1.544mhz
运作, 这 设备 automatically compensates 为 这
193rd 时钟 脉冲波 各自 框架.
各自 FS
X
脉冲波 begins 这 encoding 循环 和 这 PCM
数据 从 这 previous encode 循环 是 shifted 输出 的 这
使能 D
X
输出 在 这 leading 边缘 的 BCLK
X
. 之后 8 位-
时钟 时期, 这 tristate D
X
输出 是 returned 至 一个 高
阻抗 状态. 和 一个 FS
R
脉冲波, PCM 数据 是 latched
通过 这 D
R
输入 在 这 负的 边缘 的 这 BCLK
X
.fs
X
和 fs
R
必须 是 同步的 和 mclk
X
.
异步的 运作
(transmit 和 Receive Sections 使用 独立的 主控
clocks)
为 这 cd22357a, 这 MCLK
X
和 MCLK
R
必须 是
2.048mhz 和 为 这 CD22354A 必须 是 1.536mhz 或者
1.544mhz. 这些 clocks 需要 不 是 同步的. 不管怎样,
为 最好的 传递 效能, 它 是 推荐 那
MCLK
X
和 mclk
R
是 同步的.
为 1.544mhz 运作 这 设备 automatically compensates
为 这 193rd 时钟 脉冲波 各自 框架. FS
X
开始 这 encoding
运作 和 必须 是 同步的 和 MCLK
X
和 BCLK
X
.
FS
R
开始 这 解码 运作 和 必须 是 同步的
和 BCLK
R
. BCLK
R
必须 是 clocked 在 异步的 opera-
tion. bclk
X
和 bclk
R
将 是 在 64khz - 2.04mhz.
短的-框架 同步 模式
当 这 电源 是 第一 应用, 这 电源 initialization 电路系统
places 这 CODEC 在 一个 短的-框架 同步 模式. 在 这个 模式
两个都 框架 同步 脉冲 必须 是 1 位-时钟 时期 长, 和 这
定时 relationship 显示 在 图示 1.
和 FS
X
高 在 这 下落 边缘 的 这 BCLK
X
, 这 next
rising 边缘 的 BCLK
X
使能 这 D
X
tristate 输出 缓存区,
这个 将 输出 这 sign 位. 这 下列的 rising 七 edges
时钟 输出 这 remaining 七 位 在之上 这个 这 next 下落
边缘 将 使不能运转 这 d
X
输出.
和 FS
R
高 在 这 下落 边缘 的 这 BCLK
R
(bclk
X
在
同步的 模式), 这 next 下落 边缘 的 BCLK
R
latches 在
这 sign 位. 这 下列的 七 edges 获得 在 这 七
remaining 位.
长-框架 同步 模式
在 这个 模式 的 运作, 两个都 的 这 框架 同步 脉冲 必须
是 三 或者 更多 位-时钟 时期 长 和 这 定时 relation-
ship 显示 在 图示 2.
为基础 在 这 transmit 框架 同步 FS
X
, 这 CODEC 将 sense
whether 短的 或者 长-框架 同步 脉冲 是 正在 使用.
为 64kHz 运作 这 框架 同步 脉冲波 必须 是 保持 低 为
一个 最小 的 160ns.
这 D
X
tristate 输出 缓存区 是 使能 和 这 rising 边缘 的 FS
X
或者 这 rising 边缘 的 这 BCLK
X
, whichever comes 后来的 和 这
第一 位 clocked 输出 是 这 sign 位. 这 下列的 七 rising edges
的 这 BCLK
X
时钟 输出 这 remaining 七 位. 这 D
X
输出 是
无能 用 这 next 下落 边缘 的 这 BCLK
X
下列的 这 8th
rising 边缘 或者 用 fs
X
going 低 whichever comes 后来的.
clocking 选项
模式
BCLK
R
/clksel
(管脚 7)
主控 时钟
频率 选择
cd22354a (
µ
) cd22357a (一个)
异步的
或者
同步的
Clocked 1.536mhz 或者
1.544mhz
2.048mhz
同步的 0 2.048mhz 1.536mhz 或者
1.544mhz
同步的 1(或者 打开 电路) 1.536mhz 或者
1.544mhz
2.048mhz
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