CHRONTEL
CH7203
4 201-0000-031 rev 2.0,6/2/99
表格 2. 管脚 descriptions (continued)
管脚
典型值e
Symbol Descripti在
19-26 在 y[7:0]
Video 在put
These 管脚accept the “y” 数据 的这 ycrcb (4:2:2) 数字al video
format. 为 more 详细信息, 请 谈及 至 the timing 图解
shown 在
图示 7
在页 8.Y有一个 nominal 范围的16-235.
28 在 R设置
Reference resi贮存
一个 360
Ω
resistorwith short和 wide traces should 是attached
between rset和 地面. no 其它 connectionsshould 是
made to this管脚.
30 输出 C
ChrominanceOutput
一个 75
Ω
期ination电阻 with短的traces应当 是连结
between c 和 地面 f或者 optimumperformance.
31 输出 CVBS
CompositeOutput
一个 75
Ω
期ination电阻 with短的traces应当 是连结
betweencvbs 和地面 f或者 optimumperformance.
32 输出 Y
luminance 输出
一个 75
Ω
期ination电阻 with短的traces应当 是连结
between y 和 地面 为 optimum 执行ance.
33,34,40,44 电源 GND
Dig它alGround
These 管脚 provide 这 地面 reference 为 the 数字的 section 的
the ch7203. these 管脚MUST是 connected to the system
地面 通过
独立
地面vias.
35 输出 HSYNC*
horizontal 同步 输出
The horizontal sync输出是generated 用这CH7203 为master
mode operation.HSYNC*是一个 active 低 信号 with 一个 5v 输出放
swing.为 额外的 information, 请 谈及 至 这 定时
图解s 显示 在
计算数量 5
和
6
在 页 7.
37 输出 VSYNC*
Vertical 同步 output
The vertical sync 输出是发生 用 这 ch7203 为 master
mode operation. vsync* 是一个 active 低 信号 with 一个 5v 输出放
swing.为 额外的 information, 请 谈及 至 这 定时
图解s 显示 在
计算数量 5
和
7
在 页 7 和 8.
38 在 MOD0
模式 位 0
- internally牵引的-向上
This 输入works在conjunction with这MOD1 输入至select
NTSC, pal, 或者睡眠 模式 功能.Refer至
Table 3, “video
encoder 模式,” 在 页 6
f或者 details.
39 输出 PCLK
Videopixel clock output
13.5 mHzclock 输出. 这 输出 swing 是 5v.
41 输出 DCLK
mpeg 解码器 时钟 输出
40.5 mhz或者 33.9MHzclock 输出放(selec表格 用Fs). the 输出放
swing 是 5v.
43 输出 2XPCLK
翻倍 pixel 时钟 输出
27MHz时钟输出放.The 输出放swing 是5v.
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