产品 信息
(持续)
一个 串行 框架 是 initiated 在 这 下落 边缘 的 CS 和 ends
在 这 rising 边缘 的 cs. 各自 框架 必须 包含 一个 integer
多样的 的 16 rising SCLK edges. 这 模数转换器 输出 数据
(dout) 是 在 一个 高 阻抗 状态 当 CS 是 高 和 是
起作用的 当 CS 是 低. 因此, CS acts 作 一个 输出 使能.
additionally, 这 设备 变得 在 一个 电源 向下 状态 当
CS 是 高.
在 这 第一 3 循环 的 sclk, 这 模数转换器 是 在 这 追踪
模式, acquiring 这 输入 电压. 为 这 next 13 SCLK
循环 这 转换 是 accomplished 和 这 数据 是
clocked 输出, MSB 第一. 那 是, 为 rising edges 1 通过 3
之后 这 下降 的 cs, 这 模数转换器 是 在 这 追踪 模式 和 为
rising edges 4 通过 16 一个 转换 是 执行 和 这
数据 是 clocked 输出. 如果 那里 是 更多 比 一个 转换 在
一个 框架, 这 模数转换器 将 re-enter 这 追踪 模式 在 这 下落
边缘 的 SCLK 之后 这 N*16th rising 边缘 的 sclk, 和
re-enter 这 支撑/转变 模式 在 这 N*16+4th rising 边缘
的 sclk, 在哪里 "n" 必须 是 一个 integer.
当 CS 是 brought 高, SCLK 是 内部 gated 止. 如果
SCLK 是 stopped 在 这 低 状态 当 CS 是 高, 这
subsequent 下降 的 CS 将 发生 一个 下落 边缘 的 这
内部的 版本 的 sclk, putting 这 模数转换器 在 这 追踪
模式. 这个 是 seen 用 这 模数转换器 作 这 第一 下落 边缘 的
sclk. 如果 SCLK 是 stopped 和 SCLK 高, 这 模数转换器 enters
这 追踪 模式 在 这 第一 下落 边缘 的 SCLK 之后 这
下落 边缘 的 cs.
在 各自 转换, 数据 是 clocked 在 这 DIN 管脚 在
这 第一 8 rising edges 的 SCLK 之后 这 下降 的 cs. 为 各自
转换, 它 是 需要 至 时钟 在 这 数据 表明 这
输入 那 是 选择 为 这 转换 之后 这 电流 一个.
看
Tables 1, 2, 3
这 第一 转换 之后 电源 向上 是 meaningless informa-
tion 和 应当 是 ignored.
如果 CS 和 SCLK go 低 同时发生地, 它 是 这 下列的
rising 边缘 的 SCLK 那 是 考虑 这 第一 rising 边缘
为 clocking 数据 在 din.
表格 1. 控制 寄存器 位
位 7 (msb) 位 6 位 5 位 4 位 3 位 2 位 1 位 0
DONTC DONTC ADD2 ADD1 ADD0 DONTC DONTC DONTC
表格 2. 控制 寄存器 位 描述
位 #: 标识: 描述
7, 6, 2, 1, 0 DONTC Don’t 小心. 这 值 的 这些 位 做 不 影响 这 设备.
5 ADD2 这些 三 位 决定 这个 输入 频道 将 是 抽样 和
转变 在 这 next 下落 边缘 的 cs. 这 mapping 在 代号 和
途径 是 显示 在
表格 3
.
4 ADD1
3 ADD0
20079351
图示 3. ADC78H90 定时 图解
ADC78H90
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