ADC16471CIWM_集成电路资料查询网

TLH11454–7
图示 5 定时 图解 为 数据 输出 使能 (doe) 和 串行 数据 输出 (sdo)
管脚 描述
V
REF
一个
V
REF
b
这些 是 这 ADC16471’s 内部的 differ-
ential reference’s 绕过 pins 它们的 nomi-
nal 输出 电压 是
g
125V 集中
周围 这 电压 在 这 V
MID
pin 典型地
V
一个
一个
2 V
REF
一个
V
MID
 和 V
REF
b
应当
是 绕过 和 一个 并行的 结合体 的
10
m
F 和 01
m
F capacitors 为 这
ADC16071 这些 是 这 涉及 电压
inputs V
REF
一个
和 V
MID
应当 是 用-
passed 和 一个 并行的 结合体 的 10
m
F
和 01
m
F capacitors
V
MID
这个 管脚 是 这 内部的 差别的 谈及-
ence’s V
一个
一个
2 输出 pin V
MID
应当 是
绕过 和 一个 并行的 结合体 的
10
m
F 和 01
m
F capacitors
V
在
一个
V
在
b
这些 是 这 ADC’s 差别的 输入 pins
信号 应用 至 这些 管脚 能 是 单独的-
结束 或者 差别的 和 遵守 至 这
V
MID
voltage
PD 这个 是 这 输入 管脚 使用 至 活动 这
电源-向下 mode 当 一个 逻辑 低 (0)
是 应用 至 这个 管脚 这 供应 电流
drops 从 100 毫安 (最大值) 至 13 毫安 (最大值)
AGND 这个 是 这 连接 至 系统 相似物
ground Internally 这个 地面 是 连接
至 这 相似物 circuitry 包含 这 fourth-
顺序 modulator
DGND 这个 是 这 连接 至 系统 数字的
ground Internally 这个 地面 是 连接
至 所有 数字的 电路系统 除了 这 modulator’s
clock
MGND 这个 是 这 地面 管脚 为 这 modulator’s
clock 它 应当 是 连接 至 相似物
地面 通过 它的 自己的 连接 那 是
独立的 从 那 使用 用 AGND
V
一个
一个
这个 管脚 是 这 连接 至 这 系统 一个-
alog 电压 supply 最好的 效能 是
达到 当 这个 管脚 是 绕过 和 一个
并行的 结合体 的 10
m
F 和 01
m
F
capacitors
V
M
一个
这个 是 这 modulator’s 供应 pin V
M
一个
应当
是 连接 至 这 系统 相似物 电压
供应 和 一个 电路 板 查出 或者 连接
那 是 独立的 从 那 使用 至 供应 V
一个
一个

最好的 效能 是 达到 当 这个 管脚 是
绕过 和 一个 并行的 结合体 的 10
m
F
和 01
m
F capacitors
V
D
一个
这个 管脚 是 这 连接 至 这 系统 数字的
电压 supply 最好的 效能 是 达到
当 这个 管脚 是 绕过 和 一个 并行的 combi-
nation 的 10
m
F 和 01
m
F capacitors
SFMT 这个 是 这 串行 Format pin 这 逻辑 水平的
应用 至 这
SFMT
管脚 确定 whether
转换 数据 shifted 输出 的 这
SDO
管脚 是
有效的 在 这 rising 或者 下落 边缘 的
SCO
 它 也
控制 这 format 的 这 框架 同步 输出
(fso)
signal 看 这
串行 接口
部分
为 details
TM0 TM1 使用 至 使能 测试 模式 在 production
连接 两个都 管脚 至 DGND
FSI 这个 是 这 框架 同步 输入 pin
FSI
是 一个
输入 使用 至 同步 这 ADC16071
ADC16471’s conversions 至 一个 外部 source
这 状态 的
FSI
是 抽样 在 这 下落 边缘
的
CLK
 看 这
串行 接口
部分 为
details
CLK 这个 是 这 时钟 信号 输入 pin 这 信号 ap-
plied 至 这个 管脚 sets 这 样本 比率 的 这
ADC16071ADC16471’s modulator 至 f
CLK
2
这 频率 范围 能 是 1 MHz
s
f
CLK
s
25 MHz
SCO 这个 是 这 串行 时钟 输出 pin 这
ADC16071ADC16471’s 串行 数据 transmis-
sion 是 同步的 和 这
SCO
signal
SCO
有 一个 频率 的 f
CLK
4 看 这
串行 在-
terface
部分 为 details
SDO 这个 是 这 串行 数据 输出 pin 这
ADC16071ADC16471’s 转换 数据 是
shifted 输出 从 这个 管脚 同步的 至 这
SCO
signal 看 这
串行 接口
部分
为 details
12

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TLH11454–7 图示 5 定时图解为数据输出使能 (doe) 和串行数据输出 (sdo) 管脚描述 V REF 一个 V REF b 这些是这 ADC16471’s 内部的 differ- ential reference’s 绕过 pins 它们的 nomi- nal 输出电压是 g 125V 集中周围这电压在这 V MID pin 典型地 V 一个一个 2 V REF 一个 V MID  和 V REF b 应当是绕过和一个并行的结合体的 10 m F 和 01 m F capacitors 为这 ADC16071 这些是这涉及电压 inputs V REF 一个和 V MID 应当是用- passed 和一个并行的结合体的 10 m F 和 01 m F capacitors V MID 这个管脚是这内部的差别的谈及- ence’s V 一个一个 2 输出 pin V MID 应当是绕过和一个并行的结合体的 10 m F 和 01 m F capacitors V 在一个 V 在 b 这些是这 ADC’s 差别的输入 pins 信号应用至这些管脚能是单独的- 结束或者差别的和遵守至这 V MID voltage PD 这个是这输入管脚使用至活动这电源-向下 mode 当一个逻辑低 (0) 是应用至这个管脚这供应电流 drops 从 100 毫安 (最大值) 至 13 毫安 (最大值) AGND 这个是这连接至系统相似物 ground Internally 这个地面是连接至这相似物 circuitry 包含这 fourth- 顺序 modulator DGND 这个是这连接至系统数字的 ground Internally 这个地面是连接至所有数字的电路系统除了这 modulator’s clock MGND 这个是这地面管脚为这 modulator’s clock 它应当是连接至相似物地面通过它的自己的连接那是独立的从那使用用 AGND V 一个一个这个管脚是这连接至这系统一个- alog 电压 supply 最好的效能是达到当这个管脚是绕过和一个并行的结合体的 10 m F 和 01 m F capacitors V M 一个这个是这 modulator’s 供应 pin V M 一个应当是连接至这系统相似物电压供应和一个电路板查出或者连接那是独立的从那使用至供应 V 一个一个  最好的效能是达到当这个管脚是绕过和一个并行的结合体的 10 m F 和 01 m F capacitors V D 一个这个管脚是这连接至这系统数字的电压 supply 最好的效能是达到当这个管脚是绕过和一个并行的 combi- nation 的 10 m F 和 01 m F capacitors SFMT 这个是这串行 Format pin 这逻辑水平的应用至这 SFMT 管脚确定 whether 转换数据 shifted 输出的这 SDO 管脚是有效的在这 rising 或者下落边缘的 SCO  它也控制这 format 的这框架同步输出 (fso) signal 看这串行接口部分为 details TM0 TM1 使用至使能测试模式在 production 连接两个都管脚至 DGND FSI 这个是这框架同步输入 pin FSI 是一个输入使用至同步这 ADC16071 ADC16471’s conversions 至一个外部 source 这状态的 FSI 是抽样在这下落边缘的 CLK  看这串行接口部分为 details CLK 这个是这时钟信号输入 pin 这信号 ap- plied 至这个管脚 sets 这样本比率的这 ADC16071ADC16471’s modulator 至 f CLK 2 这频率范围能是 1 MHz s f CLK s 25 MHz SCO 这个是这串行时钟输出 pin 这 ADC16071ADC16471’s 串行数据 transmis- sion 是同步的和这 SCO signal SCO 有一个频率的 f CLK 4 看这串行在- terface 部分为 details SDO 这个是这串行数据输出 pin 这 ADC16071ADC16471’s 转换数据是 shifted 输出从这个管脚同步的至这 SCO signal 看这串行接口部分为 details 12

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