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转换器. 当 这 模式 管脚 是 低 或者 left 打开 (这个 输入
是 提供 和 一个 pulldown 电阻 至 确保 一个 低 水平的
当 这 管脚 是 left 打开), 这 转换器 是 在 它的 “direct” 输出-
放 模式, 在哪里 这 输出 数据 是 直接地 accessible 下面
这 控制 的 这 碎片 和 字节 使能 输入. 当 这
模式 输入 是 搏动 高, 这 转换器 enters 这 uart
handshake 模式 和 输出 这 数据 在 二 字节, 然后
returns 至 “direct” 模式. 当 这 模式 输入 是 left 高,
这 转换器 将 输出 数据 在 这 handshake 模式 在 这
终止 的 每 转换 循环. (看 部分 entitled “hand-
shake mode” 为 更远 详细信息).
状态 输出
在 一个 转换 循环, 这 状态 输出 变得 高 在
这 beginning 的 信号 合并 (阶段 ii), 和 变得 低
一个-half 时钟 时期 之后 新 数据 从 这 转换 有
被 贮存 在 这 输出 latches. 看 图示 3 为 的 这个 tim-
ing. 这个 信号 将 是 使用 作 一个 “data valid” 标记 (数据 从不
改变 当 状态 是 低) 至 驱动 中断, 或者 为
monitoring 这 状态 的 这 转换器.
run/支撑
输入
当 这 run/支撑
输入 是 高, 或者 left 打开, 这 电路 将
continuously 执行 转换 循环, updating 这 输出
latches 之后 零 越过 在 这 deintegrate (阶段 iii)
portion 的 这 转换 循环 (看 图示 3). 在 这个 模式 的
运作, 这 转换 循环 将 是 执行 在 8192
时钟 时期, regardless 的 这 结果 值.
图示 4. 数字的 部分
测试
获得
时钟
POLOR 12111098 7 65432 1
17 3 4 5 6 7 8 9 10 11 12 13 14 15 16
226222324252127
状态 run/ OSC OSC OSC BUF 模式 SEND
支撑
在 输出 SEL OSC
输出
低 顺序
字节 输出
BB BBB B BBBBB B
地
1
18
19
20
LBEN
HBEN
ce/加载
至
相似物
部分
竞赛 输出
AZ
INT
deint (+)
deint (-)
转换
控制 逻辑
振荡器
和 时钟
电路系统
高 顺序
字节 输出
12-位 计数器
14 latches
14 三-状态 输出
HANDSHAKE
逻辑
ICL7109
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