rev. 3.05 将 27, 1999 2
©1999 国家的 半导体 公司
函数的 描述
.
这 clc5902 块 图解 是 显示 在 图示 2. 这
clc5902 包含 二 完全同样的 数字的 向下-转换
(ddc) 电路. 各自 ddc accepts 一个 14-位 样本 在 向上
至 52msps, 向下 converts 从 一个 选择 运输车 fre-
quency 至 baseband, decimates 这 信号 比率 用 一个 pro-
grammable 因素 ranging 从 32 至 16384, 提供
频道 过滤, 和 输出 quadrature symbols.
一个 crossbar 转变 使能 也 的 这 二 输入 或者 一个 测试
寄存器 至 是 routed 至 也 ddc 频道. 有伸缩性的 chan-
nel 过滤 是 提供 用 这 二 可编程序的 deci-
mating fir 过滤. 这 最终 过滤 输出 能 是
转变 至 一个 12-位 floating 要点 format 或者 标准
二’s complement format. 这 输出 数据 是 有 在
两个都 串行 和 并行的 端口.
这 clc5902 维持 在 100 db 的 spurious 自由
动态 范围 和 在 100 db 的 输出-的-带宽 拒绝.
这个 准许 considerable latitude 在 频道 过滤 parti-
tioning 在 这 相似物 和 数字的 domains.
这 发生率, 阶段 补偿, 和 阶段 dither 的 这 二
sine/cosine numerically 控制 oscillators (ncos) 能
是 independently 指定. 两个都 途径 share 这 一样
decimation 比率, 带宽, 过滤 coefficients, 和 输入/
输出 formats.
各自 频道 有 它的 自己的 agc 电路 为 使用 和 nar-
rowband 无线电 途径 在哪里 大多数 的 这 频道 过滤-
ing precedes 这 模数转换器. 这 agc closes 这 循环 周围
这 clc5526 dvga, compressing 这 动态 范围 的
这 信号 在 这 模数转换器. 这 agc 能 是 配置 至
运作 continuously 或者 在 一个 gated 模式. 这 二 agc
电路 运作 independently 但是 share 这 一样 pro-
grammed 参数 和 控制 信号.
这 碎片 receives 配置 和 控制 信息
在 一个 微处理器-兼容 总线 consisting 的 一个 8-
位 数据 i/o 端口, 一个 8-位 地址 端口, 一个 碎片 使能
strobe, 一个 读 strobe, 和 一个 写 strobe. 这 碎片’s 控制
寄存器 (8 位 各自) 是 记忆 编排 在 这 8-位
地址 空间 的 这 控制 端口.
jtag boundary scan 和 在-碎片 diagnostic 电路 是
提供 至 使简化 系统 debug 和 测试.
这 clc5902 支持 3.3v i/o. 这 clc5956 模数转换器
输出 是 兼容 和 这 clc5902 输入. 这
clc5902 输出 摆动 至 这 3.3v 栏杆 所以 它们 能 是
直接地 连接 至 5v ttl 输入 如果 desired.
图示 2 clc5902 双 数字的 tuner/agc 块 图解 和 控制 寄存器 associations
AIN
BIN
MUX
MUX
频道 一个
tuning,
频道 过滤, 和
agc (看 图示 14)
频道 b
tuning,
频道 过滤, 和
agc (看 图示 14)
输入 源
输出 控制
输出 formatter
floating 要点:
32-位 truncated 或者
24-位 rounded 或者
16-位 rounded 或者
8-位 truncated
二’s complement:
4-位 exponent 和
8-位 mantissa
或者
aout/bout
BOUT
SCK
SFS
RDY
pout[15..0]
psel[2..0]
pout_en
一个_源
b_源
比率
sout_en
sck_pol
sfs_pol
rdy_pol
mux_模式
PACKED
FORMAT
debug_en
debug_tap
CK
CLK
GEN
测试_reg
频道 b 控制
增益_b
freq_b
阶段_b
agc_ic_b
agc_rb_b
dith_b
agc_EN
频道 一个 控制
增益_一个
freq_一个
阶段_一个
agc_ic_一个
agc_rb_一个
dith_一个
一般 频道 控制
dec_用_4
规模
exp_inh
agc_强迫
agc_重置_en
agc_支撑_ic
agc_循环_增益
agc_计数
agc_表格
f1_coeff
f2_coeff
again[2..0]
ASTROBE
bgain[2..0]
BSTROBE
微处理器
接口
RD
WR
CE
a[7:0]
d[7:0]
SI
MR
同步
逻辑
14
14
DEC
(看 图示 26)
一个
B
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