1999 微芯 技术 公司 ds40139e-页 21
PIC12C5XX
5.0 i/o 端口
作 和 任何 其它 寄存器, 这 i/o 寄存器 能 是
写 和 读 下面 程序 控制. 不管怎样, 读
说明 (e.g.,
movf gpio,w
) 总是 读 这 i/o
管脚 独立 的 这 管脚’s 输入/输出 模式. 在
重置, 所有 i/o 端口 是 定义 作 输入 (输入 是 在
hi-阻抗) 自从 这 i/o 控制 寄存器 是 所有
设置. 看 部分 7.0 为 scl 和 sda 描述 为
pic12ce5xx.
5.1 GPIO
gpio 是 一个 8-位 i/o 寄存器. 仅有的 这 低 顺序 6 位
是 使用 (gp5:gp0). 位 7 和 6 是 unimplemented
和 读 作 '0's. 请 便条 那 gp3 是 一个 输入 仅有的
管脚. 这 配置 文字 能 设置 一些 i/o’s 至
alternate 功能. 当 行为 作 alternate 功能
这 管脚 将 读 作 ‘0’ 在 端口 读. 管脚 gp0,
gp1, 和 gp3 能 是 配置 和 弱 拉-ups
和 也 和 wake-向上 在 改变. 这 wake-向上 在
改变 和 弱 拉-向上 功能 是 不 管脚
可选择的. 如果 管脚 4 是 配置 作 mclr
, 弱 拉-
向上 是 总是 在 和 wake-向上 在 改变 为 这个 管脚 是
不 使能.
5.2 tris 寄存器
这 输出 驱动器 控制 寄存器 是 承载 和 这
内容 的 这 w 寄存器 用 executing 这
TRIS
f
操作指南. 一个 '1' 从 一个 tris 寄存器 位 puts 这
相应的 输出 驱动器 在 一个 hi-阻抗 模式.
一个 '0' puts 这 内容 的 这 输出 数据 获得 在 这
选择 管脚, enabling 这 输出 缓存区. 这
exceptions 是 gp3 这个 是 输入 仅有的 和 gp2 这个
将 是 控制 用 这 选项 寄存器, 看 图示 4-
5.
这 tris 寄存器 是 “write-only” 和 是 设置 (输出
驱动器 无能) 在之上 重置.
便条:
一个 读 的 这 端口 读 这 管脚, 不 这
输出 数据 latches. 那 是, 如果 一个 输出
驱动器 在 一个 管脚 是 使能 和 驱动 高,
但是 这 外部 系统 是 支持 它 低, 一个
读 的 这 端口 将 表明 那 这 管脚 是
低.
5.3 i/o 接合
这 相等的 电路 为 一个 i/o 端口 管脚 是 显示 在
图示 5-1. 所有 端口 管脚, 除了 gp3 这个 是 输入
仅有的, 将 是 使用 为 两个都 输入 和 输出 行动.
为 输入 行动 这些 端口 是 非-闭锁. 任何
输入 必须 是 呈现 直到 读 用 一个 输入 操作指南
(e.g.,
movf gpio,w
). 这 输出 是 latched 和
仍然是 不变 直到 这 输出 获得 是 rewritten. 至
使用 一个 端口 管脚 作 输出, 这 相应的 方向
控制 位 在 tris 必须 是 cleared (= 0). 为 使用 作 一个
输入, 这 相应的 tris 位 必须 是 设置. 任何 i/o
管脚 (除了 gp3) 能 是 编写程序 individually 作
输入 或者 输出.
图示 5-1: 相等的 电路
为 一个 单独的 i/o 管脚
数据
总线
QD
Q
CK
QD
Q
CK
P
N
WR
Port
TRIS
‘f’
数据
TRIS
rd 端口
V
SS
V
DD
i/o
管脚
(1,3)
W
Reg
获得
获得
重置
(2)
便条 1:
i/o 管脚 有 保护 二极管 至 v
DD
和 v
SS
.
便条 2:
看 表格 3-1 为 缓存区 类型.
便条 3:
看 部分 7.0 为 scl 和 sda
描述 为 pic12ce5xx
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