AD9865
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数字的 接口
这 数字的 接口 端口 是 configurable 为 half-duplex 或者 全部-
duplex 运作 用 管脚-strapping 这 模式 管脚 低 或者 高,
各自. 在 half-duplex 模式, 这 数字的 接口 端口
变为 一个 10-位 双向的 总线 called 这 adio 端口. 在
全部-duplex 模式, 这 数字的 接口 端口 是 分隔 在 二
6-位 端口 called tx[5:0] 和 rx[5:0] 为 同时发生的 tx 和
rx 行动. 在 这个 模式, 数据 是 transferred 在 这
asic 和 ad9865 在 6-位 (或者 5-位) nibbles. 这 ad9865 也
特性 一个 有伸缩性的 数字的 接口 为 updating 这 rxpga 和
txpga 增益 寄存器 通过 一个 6-位 pga 端口 或者 tx[5:0] 端口 为
快 updates, 或者 通过 这 spi 端口 为 slower updates. 看 这
rxpga 控制 部分 为 更多 信息.
half-duplex 模式
这 half-duplex 模式 功能 作 跟随 当 这 模式
管脚 是 系 低. 这 双向的 adio 端口 是 典型地 shared
在 burst fashion 在 这 transmit path 和 receive path.
二 控制 信号, txen 和 rxen, 从 一个 dsp (或者 数字的
asic) 控制 这 总线 方向 用 enabling 这 adio 端口’s
输入 获得 和 输出 驱动器, 各自. 二 时钟 信号 是
也 使用: txclk 至 获得 这 tx 输入 数据, 和 rxclk 至
时钟 这 rx 输出 数据. 这 adio 端口 能 也 是 无能
用 设置 txen 和 rxen 低 (default 设置), 因此 准许
它 至 是 连接 至 一个 shared 总线.
内部, 这 adio 端口 组成 的 一个 输入 获得 为 这 tx
path 在 并行的 和 一个 输出 获得 和 三-状态 输出 为
这 rx path. txen 是 使用 至 使能 这 输入 获得; rxen 是
使用 至 三-状态 这 输出 获得. 一个 five-样本-深的 先进先出 是
使用 在 这 tx 和 rx paths 至 absorb 任何 阶段 区别 是-
tween 这 ad9865’s 内部的 clocks 和 这 externally 有提供的
clocks (txclk, rxclk). 这 adio 总线 accepts 输入 数据-
words 在 这 transmit path 当 这 txen 管脚 是 高, 这
rxen 管脚 是 低, 和 一个 时钟 是 呈现 在 这 txclk 管脚, 作
显示 在 图示 49.
TXCLK
TXEN
adio[9:0]
RXEN
TX0
TX2
TX3 TX4TX1
t
DIS
4493-0-007
t
DH
t
EN
t
DS
图示 49. transmit 数据 输入 定时 图解
这 tx interpolation 过滤(s) 下列的 这 adio 端口 能 是
flushed 和 zeros, 如果 这 时钟 信号 在 这 txclk 管脚 是
呈现 为 33 时钟 循环 之后 txen 变得 低. 便条 那 这
数据 在 这 adio 总线 是 irrelevant 在 这个 间隔.
这 输出 从 这 receive path 是 驱动 面向 这 adio 总线
当 这 rxen 管脚 是 高, 和 一个 时钟 是 呈现 在 这 rxclk
管脚. 当 这 输出 获得 是 使能 用 rxen, 有效的 数据
呈现 在 这 总线 之后 一个 6-时钟-循环 延迟 预定的 至 这 内部的
先进先出 延迟. 便条 那 rx 数据 是 不 latched 后面的 在 这 tx
path, 如果 txen 是 高 在 这个 间隔 和 txclk 呈现.
这 adio 总线 变为 三-陈述 once 这 rxen 管脚 returns
低. 图示 50 显示 这 receive path 输出 定时.
t
PZL
4493-0-008
RXEN
一个dio[9:0]
RXCLK
t
VT
t
PLZ
t
OD
RX0 RX1 RX2 RX3
图示 50. receive 数据 输出 定时 图解
至 增加 flexibility 至 这 数字的 接口 端口, 一些 程序-
ming 选项 是 有 在 这 spi 寄存器. 这些 选项
是 列表 在 表格 13. 这 default tx 和 rx 数据 输入 formats
是 笔直地 二进制的, 但是 能 是 changed 至 twos complement.
这 default txen 和 rxen settings 是 起作用的 高, 但是 能
是 设置 至 opposite polarities, 因此 准许 它们 至 share 这
一样 控制. 在 这个 情况, 这 adio 端口 能 安静的 是 放置
面向 一个 shared 总线 用 disabling 它的 输入 获得 通过 这 控制
信号, 和 disabling 这 输出 驱动器 通过 这 spi 寄存器. 这
时钟 定时 能 是 independently changed 在 这 transmit 和
receive paths 用 selecting 也 这 rising 或者 下落 时钟 边缘
作 这 validating/抽样 边缘 的 这 时钟. lastly, 这 输出
驱动器’s 力量 能 是 减少 为 更小的 数据 比率 产品.
表格 13. spi 寄存器 为 half-duplex 接口
地址 (十六进制)
位 描述
0x0C
(4) invert txen
(1) txclk 负的 边缘
(0) twos complement
0x0D
(5) rx 端口 三-状态
(4) invert rxen
(1) rxclk 负的 边缘
(0) twos complement
0x0E
(7) 低 数字的 驱动 力量
这 half-duplex 接口 能 是 配置 至 act 作 一个 从动装置 或者 一个
主控 至 这 数字的 asic. 一个 例子 的 一个 从动装置 配置
是 显示 在 图示 51. 在 这个 例子, 这 ad9865 accepts 所有
这 时钟 和 控制 信号 从 这 数字的 asic. 因为 这
抽样 clocks 为 这 dac 和 模数转换器 是 获得 内部
从 这 oscin 信号, 这 txclk 和 rxclk 信号 必须
是 在 exactly 这 一样 频率 作 这 oscin 信号. 这
阶段 relationships among 这 txclk, rxclk, 和 oscin
信号 能 是 arbitrary. 如果 这 数字的 asic 不能 提供 一个 低
jitter 时钟 源 至 oscin, 使用 这 ad9865 至 发生 这
时钟 为 它的 dac 和 模数转换器, 和 至 通过 这 desired 时钟 信号
至 这 数字的 asic 通过 clkout1 或者 clkout2.
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