AD9865
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至
tx 数字的
过滤
10
ADIO
[9:0]
OSCIN
RXEN
AD9865
从
rx 模数转换器
10
RXEN
TXEN
TXEN
TXCLK
RXCLK
dac_clk
模数转换器_clk
CLKOUT
数字的 asic
4493-0-009
tx/rx
data[9:0]
图示 51. 例子 的 一个 half-duplex 数字的 接口
和 ad9865 serving 作 这 从动装置
图示 52 显示 一个 half-duplex 接口 和 这 ad9865 行为
作 这 主控, generating 所有 这 必需的 clocks. clkout1
提供 一个 时钟 equal 至 这 总线 数据 比率 那 是 喂养 至 这
asic 作 好 作 后面的 至 这 txclk 和 rxclk 输入. 这个
接口 有 这 有利因素 的 减少 这 数字的 asic’s 管脚
计数 用 三. 这 asic needs 仅有的 至 发生 一个 总线 控制
信号 那 控制 这 数据 流动 在 这 双向的 总线.
至
tx 数字的
过滤
10
ADIO
[9:0]
tx/rx
data[9:0]
CLKOUT1
AD9865
从
rx 模数转换器
10
RXEN
TXEN
总线_ctr
TXCLK
RXCLK
CLKIN
数字的 asic
4493-0-010
OSCIN
从
结晶
或者 主控 clk
图示 52. 例子 的 一个 half-duplex 数字的 接口
和 ad9865 serving 作 这 主控
全部-duplex 模式
这 全部-duplex 模式 接口 是 选择 当 这 模式 管脚
是 系 高. 它 能 是 使用 为 全部- 或者 half-duplex 产品.
这 数字的 接口 端口 是 分隔 在 二 6-位 端口 called
tx[5:0] 和 rx[5:0], 准许 同时发生的
tx 和 rx opera-
tions 为 全部-duplex 产品. 在 half-duplex 产品,
这 tx[5:0] 端口 能 也 是 使用 至 提供 一个 快 更新 的 这
rxpga (ad9875 backward-兼容) 在 一个 rx opera-
tion. 这个 特性 是 使能 用 default 和 能 是 使用 至
减少 这 必需的 管脚 计数 的 这 asic (谈及 至 rxpga
控制 部分 为 详细信息).
在 也 应用, tx 和 rx 数据 是 transferred 在
这 asic 和 ad9865 在 6-位 (或者 5-位) nibbles 在 两次
这
内部的 输入/输出 文字 比率 的 这 tx interpolation 过滤
和 模数转换器. 便条 那 这 txdac 更新 比率
必须 不
是 较少
比 这 nibble 比率. 因此, 这 2× 或者 4× interpolation 过滤
必须 是 使用 和 一个 全部-duplex 接口.
这 ad9865 acts 作 这 主控, 供应 rxclk 作 一个 输出
时钟 那 是 使用 为 这 定时 的 两个都 这 tx[5:0] 和 rx[5:0]
端口. rxclk 总是 runs 在 这 nibble 比率 和 能 是 inverted
或者 无能 通过 一个 spi 寄存器. 因为 rxclk 是 获得 从
这 时钟 synthesizer, 它 仍然是 起作用的, 提供 那 这个 func-
tional 块 仍然是 powered 在. 一个 缓冲 版本 的 这
信号 appearing 在 oscin 能 也 是 directed 至 rxclk 用
设置 位 2 的 寄存器 0x05. 这个 特性 准许 这 ad9865 至
是 完全地 powered 向下 (包含 这 时钟 synthesizer)
当 serving 作 这 主控.
这 tx[5:0] 端口 运作 在 这 下列的 manner 和 这 spi
寄存器 default settings. 二 consecutive nibbles 的 这 tx 数据
是 多路复用 一起 至 表格 一个 10-位 数据-文字 在 twos
complement format. 这 时钟 appearing 在 这 rxclk 管脚 是
一个 缓冲 版本 的 这 内部的 时钟 使用 用 这 tx[5:0]
端口’s 输入 获得 和 一个 频率 那 是 总是 两次 这 模数转换器
样本 比率 (2 × f
模数转换器
). 数据 从 这 tx[5:0] 端口 是 读 在 这
rising
边缘 的 这个 抽样 时钟, 作 illustrated 在 这 定时
图解 显示 在 图示 53. 便条,
TXQUIET
必须 仍然是
高 为 这 reconstructed tx 数据 至 呈现 作 一个 相似物 信号
在 这 输出 的 这 txdac 或者 iamp.
Tx2LSB
Tx0LSB
t
SU
t
HD
t
DS
t
DH
RXCLK
TXSYNC
tx[5:0]
4493-0-011
Tx1MSB Tx1LSB
Tx2MSB
Tx3LSB
Tx3MSB
图示 53. tx[5:0] 端口 全部-duplex 定时 图解
这 txsync 信号 是 使用 至 表明 至 这个 文字 一个 nibble
belongs. 当 txsync 是 低, 这 第一 nibble 的 每 文字 是
读 作 这 大多数 重大的 nibble. 这 第二 nibble 的 那
一样 文字 是 读 在 这 下列的 txsync 高 水平的 作 这
least 重大的 nibble. 如果 txsync 是 低 为 更多 比 一个
时钟 循环, 这 last transmit 数据 是 读 continuously 直到
txsync 是 brought 高 为 这 第二 nibble 的 一个 新 trans-
mit 文字. 这个 特性 能 是 使用 至 完全齐平 这 interpolator
过滤 和 zeros. 便条 那 这 增益 信号 必须 是 保持 低
在 一个 tx 运作.
这 rx[5:0] 端口 运作 在 这 下列的 manner 和 这 spi
寄存器 default settings. 二 consecutive nibbles 的 这 rx 数据
是 多路复用 一起 至 表格 一个 10-位 数据-文字 在 twos
complement format. 这 rx 数据 是 有效的 在 这 rising 边缘 的
rxclk, 作 illustrated 在 这 定时 图解 显示 在 图示 54.
这 rxsync 信号 是 使用 至 表明 至 这个 文字 一个 nibble
belongs. 当 rxsync 是 低, 这 第一 nibble 的 每 文字 是
transmitted 作 这 大多数 重大的 nibble. 这 第二 nibble 的
那 一样 文字 是 transmitted 在 这 下列的 rxsync 高
水平的 作 这 least 重大的 nibble.
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