20 DS618PP1
CS4382A
3. 产品
这 cs4382a serially accepts twos complement formattedpcm 数据 在 标准 音频的 样本 比率 包含 48,
44.1 和 32 khz 在 ssm, 96, 88.2 和 64 khz 在 dsm, 和192, 176.4 和 128 khz 在 qsm. 音频的 数据 是 输入 通过
这 串行 数据 输入 管脚 (sdinx). 这 left/正确的 clock (lrck) 确定 这个 频道 是 目前 正在 输入
在 sdinx, 和 这 串行 时钟 (sclk) clocks 音频的 数据 在 这 输入 数据 缓存区.
这 cs4382a 能 是 配置 在 硬件 模式 用 这 m0, m1, m2 , m3 和 dsd_en 管脚 和 在 软件
模式 通过 i
2
c 或者 spi.
3.1 主控 时钟
mclk/lrck 必须 是 一个 integer 比率 作 显示 在 table 1. 这 lrck 频率 是 equal 至 fs, 这 frequen-
cy 在 这个 words 为 各自 频道 是 输入 至 这 de恶行. 这 mclk-至-lrck 频率 比率 是 发现
automatically 在 这 initialization sequence 用 计数ing 这 号码 的 mclk transitions 在 一个 单独的
lrck 时期. 内部的 dividers 是 then 设置 至 发生这 恰当的 在ternal clocks. 表格 1 illustrates 一些
标准 音频的 样本 比率 和 这 必需的 mclk和 lrck 发生率. 请 便条 那里 是 非 re-
quired 阶段 relationship, 但是 mclk, lrck 和 sclk 必须 是 同步的.
3.2 模式 选择
在 硬件 模式 运作 是 决定 用 这 模式选择 管脚. 这 状态 的这些 管脚 是 continually
scanned 为 任何 改变. 这些 管脚 需要 连接至 供应 或者 地面 作 概述 在 图示 6. 为
m0, m1, m2 供应 是 vlc 和 为 m3和 dsd_en 供应 是 vls. tables 2 - 4 显示 这 decode 的 这些
管脚.
在 软件 模式 这 运算的 模式 和 数据 format是 设置 在 这 fm 和 dif 寄存器. “parameter
definitions” 在 页 41.
速 模式
(样本-比率 范围)
样本
比率
(khz)
mclk (mhz)
软件
模式 仅有的
mclk 比率 256x 384x 512x 768x 1024x*
单独的-速
(4 至 50 khz)
32 8.1920 12.2880 16.3840 24.5760 32.7680
44.1 11.2896 16.9344 22.5792 33.8688 45.1584
48 12.2880 18.4320 24.5760 36.8640 49.1520
mclk 比率 128x 192x 256x 384x 512x*
翻倍-速
(50 至 100 khz)
64 8.1920 12.2880 16.3840 24.5760 32.7680
88.2 11.2896 16.9344 22.5792 33.8688 45.1584
96 12.2880 18.4320 24.5760 36.8640 49.1520
mclk 比率 64x 96x 128x 192x 256x*
四方形-速
(100 至 200 khz)
176.4 11.2896 16.9344 22.5792 33.8688 45.1584
192 12.2880 18.4320 24.5760 36.8640 49.1520
便条:
这些 模式 是 仅有的 有 在 软件 模式 用 设置 这 mclkdiv 位 = 1.
表格 1. 一般 时钟 发生率
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