DS618PP1 25
CS4382A
3.8 直接 stream 数字的 (dsd) 模式
在 保卫-alone 模式, dsd 运作 是 选择 用支持 dsd_en(lrck) 高 和 应用 这 dsd
数据 和 clocks 至 这 适合的 管脚. 这 m[2:0]管脚 设置 这 预期的 dsd 比率 和 mclk 比率.
在 控制-端口 模式 这 fm 位 设置 这 设备 在dsd 模式 (dsd_en 管脚 是 不 必需的 至 是 使保持 高).
这 dif 寄存器 然后 控制 这 预期的 dsd 比率 和 mclk 比率.
在 dsd 运作, 这 pcm related 管脚 应当 也 是 系 低 或者仍然是 起作用的 和 clocks (除了
lrck 在 保卫-alone 模式). 当 这 dsd related 管脚 是 不 正在 使用 它们 应当 也 是 系 静态的
低, 或者 仍然是 起作用的 和 clocks (除了 m3 在 保卫-alone 模式).
3.9 grounding 和 电源 供应 arrangements
作 和 任何 高 决议 转换器, 这 cs4382a 需要 细致的 注意 至 电源 供应 和 地面-
ing arrangements 如果 它的 潜在的 效能 是 至 是认识到. 这 典型 连接 图解 显示 这
推荐 电源 arrangements, 和va, vd, vlc, 和 vls连接 至 clean 供应. 如果 这 地面
平面 是 分割 在 数字的 地面 和 相似物 ground, 这 地 管脚 的 这 cs4382a 应当 是 con-
nected 至 这 相似物 地面 平面.
所有 信号, 特别 clocks, 应当 是 保持 away从 这 filt+ 和 vq 管脚 在 顺序 至 避免 unwanted
连接 在 这 dac.
3.9.1 电容 placement
解耦 电容 应当 是 放置 作 关闭 至这 dac 作 可能, 和 这 低 值 陶瓷的 ca-
pacitor 正在 这 closest. 至 更远 降低 阻抗, 这些 电容 应当 是 located 在 这 一样
layer 作 这 dac. 如果 desired, 所有 supply 管脚 和 类似的 电压 比率 将 是 连接 至 这 一样 sup-
ply, 但是 一个 解耦 capacitor 应当 安静的 是 放置在 各自 供应 管脚.
注释:
所有 解耦 电容 应当 是 关联 至 相似物 地面.
这 cdb4382a evaluation 板 demonstrates 这 最佳的 布局 和 电源 供应 arrangements.
3.10 相似物 输出 和 过滤
这 应用 便条 “design 注释 for 一个 2-柱子 过滤 和 差别的input” discusses这 第二-顺序
butterworth 过滤 和 差别的 至 单独的-结束转换器 这个 是 执行 在 这 cs4382a eval-
uation 板, cdb4382a, 作 seen 在 图示 16. the cs4382a 做 不 包含 阶段 或者 振幅 com-
pensation 为 一个 外部 过滤. therefore, 这 dac 系统 阶段 和 amplitude 回馈 将 是 依赖
在 这 外部 相似物 电路系统. 这 止-碎片 过滤 有 被 设计 至 attenuate 这 典型 全部-规模 输出-
放 水平的 至 在下 2 电压有效值.
图示 15 显示 如何 这 全部-规模 差别的相似物 输出 水平的 规格 是 获得.
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