之后 电源 向上. 一个 校准 循环 将 出现
立即 之后 leaving 这 重置 状态. 一个 cali-
bration 循环 将 也 出现 立即 之后
going 从 控制 模式 至 数据 模式 (d/c go-
ing 高). 当 powering 向上 这 cs4215, 或者
exiting 这 电源 向下 状态, 一个 最小 的
50 ms 必须 出现, 至 准许 这 电压 涉及
至 settle, 在之前 初始的 一个 校准 循环.
这个 是 达到 用 支持重置 低 或者 停留-
ing 在 控制 模式 为 50 ms 之后 电源 向上 或者
exiting 电源 向下 模式. 这 输入 补偿 错误
将 是 校准 为 whichever 输入 频道 是
选择 (microphone 或者 线条, 使用 这 是 位).
因此, 这 是 位 应当 仍然是 稳步的 当
这 codec 是 标定, 虽然 这 其它 位
输入 至 这 codec 是 ignored. 校准 takes
194 fsync 循环 和 sdout 数据 位 将 是
零 在 这个 时期. 这 一个/d invalid 位, adi
(位 7 在 数据 时间 slot 6), 将 是 高 在
校准 和 将 go 低 当 校准 是
finished.
并行的 输入/输出
二 管脚 是 提供 为 并行的 输入/输出.
这些 管脚 是 打开 流 输出 和 需要
外部 拉-向上 电阻器. writing 一个 零 转变 在
这 输出 晶体管, 拉 这 管脚 至 地面;
writing 一个 一个 转变 止 这 输出 晶体管,
这个 准许 一个 外部 电阻 至 拉 这 管脚
高. 当 使用 作 一个 输入, 一个 一个 必须 是 writ-
ten 至 这 管脚, 因此 准许 一个 外部
设备 至 拉 它 低 或者 leave 它 高. 这些 管脚
能 是 读 在 控制 模式 和 它们的 状态 是
recorded 在 控制 寄存器 5. 这些 管脚 能
是 写 至 和 读 后面的 在 数据 模式 使用
数据 寄存器 7. 图示 5 显示 这 并行的 在-
放/输出 定时.
注释:
4.
控制 模式 读 - 这 pio 管脚 是 抽样 用 一个 rising 边缘 的 sclk.
3.
数据 模式 读, 写 - 是 系 至 这 rising 边缘 的 fsync 和 clkout.
它们 是 独立 的 sclk.
2.
控制 模式 读 - 这 数据 是 sent 输出, 通过 sdout, 这 一样 框架.
1.
数据 模式 读 - 这 数据 是 sent 输出 通过 sdout 在 这 next 框架.
数据 模式 -读 和 写
控制 模式 - 读 仅有的
TSIN
SCLK
1 sclk
pio 读
pio 读
pio 写
8.5 clkout's
11 clkout's
SCLK
CLKOUT
FSYNC
图示 5. pio 管脚 定时
CS4215
DS76F2 11
: 点此下载
