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CXB1451Q
管脚 列表
电源/地面
管脚 名字
V
CC
T
V
EE
T
V
CC
G
V
EE
G
V
CC
E
V
EE
E
V
CC
一个
V
EE
一个
V
EE
S
10, 20, 30, 40, 48, 70, 80
1, 11, 21, 31, 41, 71
25, 32, 69, 76
26, 33, 68, 75
54
51
56
57
58
ttl 电源 surpply , 应当 是 连接 至 3.3v ± 5%
ttl 地面, 连接 至 0v
logical 核心 电源 surpply, 连接 至 3.3v ± 5%
logical 核心 地面, 连接 至 0v
串行 驱动器 电源 surpply, 连接 至 3.3v ± 5%
串行 驱动器 地面, 连接 至 0v
相似物 电源 surpply, 连接 至 3.3v ± 5%
相似物 地面, 连接 至 0v
相似物 基质, 连接 至 0v
管脚 号码 描述
数字的 信号
管脚 名字
SFTCLK
red1 (5 至 0)
grn1 (5 至 0)
blu1 (5 至 0)
red0 (5 至 0)
grn0 (5 至 0)
blu0 (5 至 0)
HSYNC
VSYNC
cntl (3 至 0)
嵌板 (1, 0)
CKMODE
空闲
sdatap/n
REFREQ
72
14, 15, 16, 17, 18, 19
6, 7, 8, 9, 12, 13
78, 79, 2, 3, 4, 5
42, 43, 44, 45, 46, 47
34, 35, 36, 37, 38, 39
22, 23, 24, 27, 28, 29
73
74
65, 66, 67, 77
62, 63
64
49
52, 53
50
ttl 在
ttl 在
ttl 在
ttl 在
ttl 在
ttl 在
ttl 在
ttl 在
ttl 在
Tx
ttl 输出
变换 时钟, 为 这 数据 fetch 在 rising 或者 下落 边缘
pixel 数据 输入 在 1 pixcel/sftclk 模式
2nd pixel 数据 输入 在 2 pixel/sftclk 模式
ignored 在 1 pixcel/sftclk 模式
1st pixel 数据 输入 在 2 pixel/sftclk 模式
hsync 数据
vsync 数据
控制 数据
嵌板 模式 选择 转变
时钟 模式 选择 转变
空闲 模式 选择 转变
串行 输出 &放大; refclk 要求 输入
refclk 要求 发现 标记
管脚 号码 类型 描述
特定的
管脚 名字
55, 61
59, 60
sftclk 极性 / 测试 函数 控制
外部 循环 过滤
管脚 号码 描述
testsb/dt
lpfa/b
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